專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件。
背景技術(shù)：
在許多情況下，在模擬電路中將某些恒定輸入電壓的高值或低值與其他電壓進(jìn)行比較。在執(zhí)行這種比較判斷時通常使用差分對(即，參見RAZAVI Behzad，“Design of Analog CMOS Integrated Circuits”, Chapter 4, Oct. 2003)。當(dāng)電壓輸入到差分對中進(jìn)行比較時，構(gòu)成差分對的MOS晶體管中的失配造成輸入偏移電壓。這種輸入偏移電壓的特性取決于構(gòu)成差分對的MOS晶體管的工作區(qū)域是強(qiáng)反型區(qū)還是弱反型區(qū)。強(qiáng)反型區(qū)是使得MOS晶體管以高消耗電流高速工作的區(qū)域，而弱反型區(qū)是使得MOS晶體管以低消耗電流低速工作的區(qū)域。

發(fā)明內(nèi)容
另外，存在以下需要希望通過改變利用高消耗電流的高速工作和利用低消耗電流的低速工作的方式來使用模擬電路。為了滿足這一需要，傳統(tǒng)上，通過在單一微計(jì)算機(jī)中安裝用于利用高消耗電流高速工作的差分對和利用低消耗電流低速工作的差分對，或者通過在其中安裝能夠在弱反型區(qū)和強(qiáng)反型區(qū)這兩個區(qū)域中工作的較大晶體管，來使電路能夠支持該需求。結(jié)果，電路需要用于差分對的較大布局面積。因此，本發(fā)明的一個目的在于提供一種半導(dǎo)體器件，其被配置成能夠使其差分對工作在利用高消耗電流的高速狀態(tài)和利用低消耗電流的低速狀態(tài)的兩個狀態(tài)中，而無需擴(kuò)大布局面積。根據(jù)本發(fā)明的一個方面，一種半導(dǎo)體器件，包括差分對晶體管；以及拖尾電流源，用于供給可切換的拖尾電流，使得在所述差分對晶體管中流動的電流量可以在至少兩個水平之間改變；所述差分對晶體管中的每個都具有σ (ΛΙ/gm)值隨著所述差分對晶體管中流動的電流的減少而單調(diào)減少的特性，其中，σ表示標(biāo)準(zhǔn)偏差，Al表示所述差分對晶體管中電流量的差值，且gm表示所述差分對晶體管的跨導(dǎo)。根據(jù)本發(fā)明的這一方面，可以使半導(dǎo)體器件在無需擴(kuò)大布局面積的情況下工作在兩個狀態(tài)中一個是以高消耗電流高速工作的狀態(tài)，一個是以低消耗電流低速工作的狀態(tài)。


圖I是示出差分對晶體管的示例的示意圖2A和圖2B中的每個是圖示出電流關(guān)于柵極電壓的變化的示意圖，其中圖2A示出其溝道邊緣比溝道中心部分具有更低勢壘的晶體管的情形，其中電流Ie在溝道邊緣流動而電流Ic在溝道中心部分流動，圖2B示出Ie和Ic的組合，圖2C示出其溝道邊緣比溝道中心部分具有更高勢壘的晶體管的情形，其中沒有出現(xiàn)駝峰特性；圖3A和圖3B中的每個是圖示具有駝峰特性的晶體管的σ (Λ I/gm)的變化的示意圖，其中圖3A是溫度在25°C時的變化，而圖3B是當(dāng)溫度在_40°C時的變化；圖4A和圖4B中的每個是圖示不具有駝峰特性的晶體管的σ ( Λ I/gm)的變化的示意圖，其中圖4A是溫度在25°C時的變化，而圖4B是溫度在_40°C時的變化；圖5是示出本發(fā)明實(shí)施例的半導(dǎo)體器件的配置的示意圖；
圖6是示出第一實(shí)施例的差分電路的配置的示意圖； 圖7是示出第一實(shí)施例的第一改型的差分電路的配置的示意圖；圖8是示出第二實(shí)施例的差分電路的配置的示意圖；圖9A、圖9B、圖9C和圖9D是用于解釋NMOS晶體管NRl和NR2的布局結(jié)構(gòu)的示意圖，其中，圖9A是NMOS晶體管NRl和NR2的平面圖，圖9B是示出在圖9A中去除柵極的情況的不意圖，圖9C是圖9A中的a_b截面圖，圖9D是圖9A中的c_d截面圖；圖10是NMOS晶體管NRl和NR2的布局平面圖；以及圖IlA和圖IlB中的每個是示出路徑中的電勢的示意圖，其中圖IlA是通過圖10的布局平面圖中的線A-A’示出且從源極S向漏極D延伸的路徑，圖IlB是通過圖10的布局平面圖中的線B-B’示出且從源極向漏極延伸的路徑。
具體實(shí)施例方式首先，將解釋構(gòu)成圖I所示的差分對的晶體管的失配特性。首先，將示出下面引用的文獻(xiàn)。[I]關(guān)于差分對輸入偏移的 σ (ΔΙ/gm)的文章，“An Easy-to-Use MismatchModel for the MOS Transistor，，，IEEE Journal of Solid-State Circuits,第 37 卷,第1056-1064 頁，2002 年[2]關(guān)于與 I/ V (LW)成比例的失配的文章，“Matching Properties of MOSTransistors”，IEEE Journal of Solid-State Circuits,第 24 卷，第 1433-1440 頁，1989
年[3]關(guān)于弱反型區(qū)中的馬它峰特性的文章，“Analysis of an AnomalousSubthreshold Current in a Fully Recessed Oxide MOSFET Using a Three-DimensionalDevice Simulator”，IEEE Trans. Electron Devices,卷 ED-32,第 441-445 頁，1985 年[4]關(guān)于弱反型區(qū)中的馬它峰特性的文章,“A Study of 90mm MOSFET SubthresholdHump Characteristic Using Newly Developed MOSFET Array Test Structure，，，Proc.IEEE 2005Int1 I Conference on Microelectronic Test Structures,第 18 卷,第 39-42頁，2005年4月[5]關(guān)于反型區(qū)的定義的解釋，David Binkley, " Tradeoffs and Optimizationin Analog CMOS Design"，2008年8月。由于圖I所示的構(gòu)成差分對的晶體管NI、N2的失配特性，在構(gòu)成差分對的NMOS晶體管之間出現(xiàn)輸入偏移電壓?？梢酝ㄟ^σ (ΛΙ/gm)來估計(jì)輸入偏移電壓中的變化(例如，見文獻(xiàn)[I])。這里，σ表示標(biāo)準(zhǔn)偏差，Δ I表示構(gòu)成差分對的兩個NMOS晶體管中流動的電流的差值，且gm表示構(gòu)成差分對的兩個NMOS晶體管的跨導(dǎo)。文獻(xiàn)[I]報道了 當(dāng)電流值從強(qiáng)反型區(qū)向弱反型區(qū)降低時，σ (ΛΙ/gm)在弱反型區(qū)中增加。文獻(xiàn)[I]的作者僅推斷出針對這種σ (ΛΙ/gm)在弱反型區(qū)中的增加存在附加失配效應(yīng)，而沒有考慮到充足的理由。另一方面，文獻(xiàn)[2]報道了 失配量與I/ V (Lff)成比例。這里，L是晶體管的柵極長度，W是晶體管的溝道寬度。考慮到文獻(xiàn)[2]描述的由晶體管反型區(qū)和失配量造成的σ (ΛΙ/gm)的變化特性
與I/ V (LW)成比例的事實(shí)，如果旨在減少失配量以等于或小于弱反型區(qū)中的特定裕量，則一般來說，沒有選擇而只能擴(kuò)大晶體管的溝道面積以大于在強(qiáng)反型區(qū)中設(shè)計(jì)的溝道面積。本申請的發(fā)明人考慮到了在文獻(xiàn)[I]中已經(jīng)報道的現(xiàn)象“隨著晶體管中流動的電流值減少，σ (ΛΙ/gm)在弱反型區(qū)中增加”。本申請的發(fā)明人注意到以下事實(shí)在文獻(xiàn)[3]等中報道了存在在弱反型區(qū)即亞閾值區(qū)中出現(xiàn)駝峰特性的情況。駝峰特性意味著在弱反型區(qū)中在晶體管中流動的電流中形成了駝峰(突起)。文獻(xiàn)[3]解釋了駝峰特性的原因。在溝道寬度方向上的溝道中心部分與溝道寬度方向上的溝道邊緣之間的勢壘高度不同，用于將電荷從源極激勵到溝道。用Ic表示在溝道中心部分中流動的電流,并用Ie表示在溝道邊緣中流動的電流。在溝道寬度方向上其溝道邊緣比其溝道中心部分具有更低勢壘的晶體管中，隨著柵極電壓Vg的增加，其中的電荷比溝道中心部分中的電荷被更早地激勵，且在源極和漏極之間觀察到電流Ie。由于溝道邊緣的電流驅(qū)動能力較低，該電流Ie隨著柵極電壓Vg的增加而指數(shù)增長，且迅速飽和(見圖2A的Log(Ie))。另一方面，隨著柵極電壓Vg的增加，溝道中心部分開始導(dǎo)電且在溝道中心部分中的電流Ic變?yōu)橹鲗?dǎo)(見圖2A的Log(Ic))。因此，在晶體管中流動的電流變?yōu)殡娏鱅c和電流Ie的組合(見圖2B的Log (It))。另外，在溝道寬度方向上其溝道邊緣比其溝道中心部分具有更高勢壘的晶體管中，由于沒有觀察到上述的電流Ie，在弱反型區(qū)中沒有出現(xiàn)駝峰特性。也就是說，在晶體管中流動的電流中沒有形成駝峰(突起)(見圖2C)。而且，眾所周知，如果背柵電勢增加或溫度降低，則上述的駝峰特性變得更為明顯。文獻(xiàn)[4]描述了產(chǎn)生駝峰特性的晶體管的示例。該文獻(xiàn)描述了在STI區(qū)域的端部(邊緣)具有缺角(divot)的晶體管具有駝峰特性。本申請的發(fā)明人基于文獻(xiàn)[3]的發(fā)現(xiàn)而有意識地形成了一種易于產(chǎn)生駝峰的晶體管，研究了其σ (ΛΙ/gm)特性，并因而得到以下發(fā)現(xiàn)。圖3Α是示出當(dāng)溫度是25°C且用于具有駝峰特性的晶體管的背柵電壓Vb是0.0V、-0. 2V和-0.4V時、σ (ΛΙ/gm)關(guān)于I XL/W的變化的圖。其中，I是漏極電流、L是柵極長度而W是溝道寬度。另外，圖3A和圖3B示出了在NMOS晶體管和背柵電壓取負(fù)值的情況下的測量示例。
圖3B是示出當(dāng)溫度是_40°C且用于具有駝峰特性的晶體管的背柵電壓Vb是O. 0V,-O. 2V 和-0.4V 時、σ (ΛΙ/gm)關(guān)于 I X L/W 的變化的圖。(I)與文獻(xiàn)[I]示出的內(nèi)容類似，如圖3A和圖3B所示，σ (ΛΙ/gm)特性顯示出隨著晶體管中流動的電流減少而增加的趨勢。也就是說，當(dāng)晶體管在弱反型區(qū)中工作時σ (ΔΙ/gm)特性比當(dāng)晶體管在強(qiáng)反型區(qū)中工作時增加得更多。(2)如圖3Α和圖3Β所示，當(dāng)背柵電壓增加時，σ (ΔΙ/gm)特性在弱反型區(qū)中呈現(xiàn)出更為顯著的增加趨勢。(3)如圖3Α和圖3Β所示，當(dāng)溫度降低時，σ (ΔΙ/gm)特性在弱反型區(qū)中呈現(xiàn)出更為顯著的增加趨勢。(2)和(3)的發(fā)現(xiàn)與通常已知的駝峰特性的趨勢一致。此外，作為對制造為使其可能不具有駝峰特性的晶體管的σ (ΛΙ/gm)特性的研究結(jié)果，得到了以下發(fā)現(xiàn)。
圖4Α是示出當(dāng)溫度是25°C且用于不具有駝峰特性的晶體管的背柵電壓Vb是
0.0V、0. 2V和0.4V時、O ( Δ I/gm)關(guān)于I XL/W的變化的圖。其中，I是晶體管中流動的電流、L是柵極長度而W是溝道寬度。圖4B是示出當(dāng)溫度是-40°C且用于不具有駝峰特性的晶體管的背柵電壓Vb是
O.0V、0. 2V和O. 4V時、O (ΛΙ/gm)關(guān)于I XL/W的變化的圖。另外，圖4A和圖4B是在PMOS晶體管和背柵電壓取正值的情況下的測量示例。盡管圖3和圖4之間的MOS晶體管的導(dǎo)電類型不同，但可以檢驗(yàn)出σ (ΛΙ/gm)的變化不是由導(dǎo)電類型引起的，而是由駝峰特性的存在/不存在而造成的。(I) ’如圖4Α和圖4Β所示，σ ( Δ I/gm)特性顯示出隨著晶體管中流動的電流減少σ (ΔΙ/gm)單調(diào)減少的趨勢。也就是說，當(dāng)晶體管在弱反型區(qū)中工作時σ (ΛΙ/gm)特性比當(dāng)晶體管在強(qiáng)反型區(qū)中工作時減少得更多。(2) ’如圖4Α和圖4Β所示，σ ( Δ I/gm)特性與背柵電壓無關(guān)。(3) ’如圖4A和圖4B所示，σ (Λ I/gm)特性與溫度無關(guān)。因而，在σ (Λ I/gm)特性中，到現(xiàn)在為止通常已知的“在弱反型區(qū)中的增加趨勢”來源于晶體管在弱反型區(qū)中的駝峰特性?？梢酝茢喑鲆韵率聦?shí)文獻(xiàn)[I]中的弱反型區(qū)中增加的σ (ΛΙ/gm)是由于使用具有駝峰特性的晶體管而出現(xiàn)的。因此，即使在弱反型區(qū)工作或中反型區(qū)工作中使用被設(shè)計(jì)有溝道尺寸L和W(在這種溝道尺寸下可以獲得在強(qiáng)反型區(qū)工作中期望的失配特性(σ (ΛΙ/gm))的一對差分對晶體管，也可以將輸入偏移中的變化抑制成比在強(qiáng)反型區(qū)工作中的輸入偏移中的變化更低。另外，盡管實(shí)驗(yàn)結(jié)果是針對其中差分對利用NMOS晶體管形成的情況，但是即使利用PMOS晶體管來形成差分對也可以獲得相同結(jié)果。這里，將解釋如何定義強(qiáng)反型區(qū)、弱反型區(qū)以及中反型區(qū)，其屬于通過文獻(xiàn)[5]定義的晶體管的工作區(qū)。在這些實(shí)施例中也沿用這種定義。如文獻(xiàn)[5]的圖3. 26所示，基于晶體管的gm/I特性來定義每個反型區(qū)。gm/I特性在弱反型區(qū)中是常量，而在強(qiáng)反型區(qū)中取決于IC-Y。在IC = 1/10的情況下，IO = 2nX U0XCoxX {(KBXT)/q}2X (W/L)成立。這里，η 表示為 I. 2 至 I. 4 的常量，μ ο表示在中等反型中心值的情況下的遷移率，Cox表示柵氧化物膜的電容量，Kb表示波爾茲曼常數(shù)，T表示絕對溫度，q表示單位電荷，W表示溝道寬度，而L表示柵極長度。
弱反型區(qū)中的特性漸近線與強(qiáng)反型區(qū)中的特性漸近線相交的IC的值被定義為中反型區(qū)的中心。中反型區(qū)的范圍是距離該中心±1位(digit)的區(qū)域。電流比中反型區(qū)的電流小的區(qū)域被定義為弱反型區(qū)，而電流比中反型區(qū)的電流大的區(qū)域被定義為強(qiáng)反型區(qū)。第一實(shí)施例本發(fā)明的實(shí)施例基于由本申請發(fā)明人最新發(fā)現(xiàn)的上述內(nèi)容。圖5是示出作為本發(fā)明實(shí)施例的半導(dǎo)體器件的微計(jì)算機(jī)的配置的圖。該微計(jì)算機(jī)I至少裝配有CPU 3、寄存器2和模擬電路4。模擬電路4包括放大器部分電路，諸如電源電路、比較電路(比較器)和ADC電路。這些電路包括差分電路5。CPU 3設(shè)置控制信號SW_strong和控制信號SW_weak的電平。寄存器2根據(jù)CPU 3的設(shè)定來輸出控制信號SW_strong和控制信號SW_weak。差分電路5接收控制信號SW_strong和控制信號SW_weak。圖6是示出第一實(shí)施例的差分電路的配置的圖。參見圖6，差分電路5a包括作為負(fù)載晶體管的一對PMOS晶體管Pl和P2、構(gòu)成耦合到一對負(fù)載晶體管的差分對的NMOS晶體管NI和N2以及耦合到NMOS晶體管NI和N2的拖尾電流源68。PMOS晶體管Pl和P2構(gòu)成了電流鏡。對于構(gòu)成差分對的NMOS晶體管NI和N2，使用了不具有駝峰特性的晶體管，即σ (ΛΙ/gm)的值隨著在NMOS晶體管NI和N2中流動的電流減少而單調(diào)減少的晶體管。然而，σ表示標(biāo)準(zhǔn)偏差，Δ I表示NMOS晶體管NI和N2的電流量的差值，gm表示NMOS晶體管NI和N2的跨導(dǎo)。例如，可以通過進(jìn)行適當(dāng)制造使得在STI區(qū)域的邊緣處不具有缺角來獲得這種不具有駝峰特性的晶體管。σ ( Δ I/gm)等于作為差分對的NMOS晶體管NI和N2的輸入偏移電壓。NMOS晶體管NI和N2的溝道的尺度被設(shè)計(jì)成使得它們可以具有期望的失配特性，S卩，σ (ΔΙ/gm)可以變成等于或小于在強(qiáng)反型區(qū)中的輸入偏移電壓。而且，在這種設(shè)計(jì)考慮中，針對作為負(fù)載晶體管的PMOS晶體管Pl和P2，類似地可以使用不具有駝峰特性的晶體管，即具有σ (ΛΙ/gm)的值隨著PMOS晶體管Pl和Ρ2中流動的電流的減少而單調(diào)減少的特性的晶體管。然而，σ表不標(biāo)準(zhǔn)偏差，△ 12表Tj^PMOS晶體管Pl和Ρ2的電流量的差值，gm2表示PMOS晶體管Pl和P2的跨導(dǎo)。通過改變拖尾電流源68的拖尾電流的幅度，在差分對晶體管NI和N2中流動的電流變成至少兩個水平。通過拖尾電流源68供給第一拖尾電流，可以使差分對晶體管NI和N2工作在強(qiáng)反型區(qū)中，通過拖尾電流源68供給第二拖尾電流，可以使差分對晶體管NI和N2工作在中反型區(qū)或弱反型區(qū)中。由于在NMOS晶體管NI和N2工作在弱反型區(qū)中時，在它們之中不存在駝峰特性，所以輸入偏移量變成小于在強(qiáng)反型區(qū)中的輸入偏移量。拖尾電流源68包括NM0S晶體管N4和N6，設(shè)置在處于差分對晶體管NI和N2的一端與接地之間的第一路徑中；以及NMOS晶體管N5、N7，設(shè)置在處于差分對晶體管NI和N2的一端與接地之間的第二路徑中。公共電勢Vc被提供給NMOS晶體管N6、N7的柵極。NMOS晶體管N7的溝道寬度是WO且NMOS晶體管N6的溝道寬度是99 X WO。假設(shè)柵極長度相同?？刂菩盘朣W_weak被輸入到NMOS晶體管N5的柵極?？刂菩盘朣W_strong被輸入到NMOS晶體管N4的柵極。在弱反型區(qū)或中反型區(qū)中工作時，CPU 3將控制信號SW_weak設(shè)置到高電平，并且將控制信號SW_strong設(shè)置到低電平。由此，NMOS晶體管N5導(dǎo)通。結(jié)果，電流流過溝道寬度為WO的NMOS晶體管N7。在強(qiáng)反型區(qū)中工作時，CPU 3將控制信號SW_weak設(shè)置到高電平，并且將控制信號SW_strong設(shè)置到高電平。由此NM0S，晶體管N4和N5導(dǎo)通。結(jié)果，電流流過溝道寬度為WO的NMOS晶體管N7和溝道寬度為99 X WO的NMOS晶體管N6。這使得在強(qiáng)反型區(qū)工作時流動的第一拖尾電流IT比在弱反型區(qū)或中反型區(qū)工作時流動的第二拖尾電流IT增加100倍。另外，100倍的倍數(shù)僅為示例，且可以通過改變NMOS晶體管N7和NMOS晶體管N6的溝道寬度的比率來將拖尾電流的比率設(shè)置成任意值。根據(jù)本發(fā)明的實(shí)施例，一個差分對可以共同支持強(qiáng)反型區(qū)的工作和弱反型區(qū)的工 作，因此，可以將其面積減少至較小的程度。而且，存在以下問題在較低消耗電流的情況下，花了較多的時間來對結(jié)進(jìn)行充電和放電，這使工作更慢。在這種情況下，如果縮短柵極長度同時保持在差分對中流動的電流值，將使構(gòu)成差分對的晶體管的響應(yīng)變快且工作將被加速。然而，由于構(gòu)成差分對的晶體管的溝道面積變小，存在難以控制由失配造成的輸出偏移的變化的問題。然而，根據(jù)本發(fā)明的實(shí)施例，即使縮短了構(gòu)成差分對的晶體管的柵極長度，也可以控制使得在以低消耗電流低速工作時的輸入偏移中的變化比在以高消耗電流高速工作時的輸入偏移中的變化要小。因而，本發(fā)明可以解決以下問題在控制輸入偏移中的變化時，在低消耗電流時的速度變得過低。第一改型圖7是示出第一實(shí)施例的第一改型的差分電路的配置的示意圖。參見圖7，在該差分電路5b中，拖尾電流源69與圖6中的拖尾電流源68不同。拖尾電流源69包括設(shè)置在差分對晶體管N1、N2的一端與接地之間的NMOS晶體管N3以及與NMOS晶體管N3 —起構(gòu)成電流鏡的NMOS晶體管N8。拖尾電流源69還裝配有PMOS晶體管P4和P6以及PMOS晶體管P5和P7，PMOS晶體管P4和P6設(shè)置在位于電源節(jié)點(diǎn)Vdd和NMOS晶體管N8的一端之間的第一路徑中，PMOS晶體管P5和P7設(shè)置在位于電源節(jié)點(diǎn)Vdd和NMOS晶體管N8的一端之間的第二路徑中。公共電勢Vc被提供到PMOS晶體管P6和P7的柵極。PMOS晶體管P7的溝道寬度是W0，PMOS晶體管P6的溝道寬度是99XW0。假設(shè)柵極長度相同。控制信號SW_weak被輸入到PMOS晶體管P5的柵極?？刂菩盘朣W_strong被輸入到PMOS晶體管P4的柵極。在弱反型區(qū)或中反型區(qū)中工作時，CPU 3將控制信號SW_weak設(shè)置為低電平，并將控制信號SW_strong設(shè)置成高電平。由此，PMOS晶體管P5導(dǎo)通。結(jié)果，電流在溝道寬度為WO的PMOS晶體管P7中流動。在強(qiáng)反型區(qū)中工作時，CPU 3將控制信號SW_weak設(shè)置為低電平，并將控制信號Sff_strong設(shè)置成低電平。由此，PMOS晶體管P4和P5導(dǎo)通。結(jié)果，電流在溝道寬度為WO的PMOS晶體管P7以及溝道寬度為99 X WO的PMOS晶體管P6中流動。由此，在強(qiáng)反型區(qū)工作時，拖尾電流IT可以變?yōu)樵谌醴葱蛥^(qū)或中反型區(qū)中工作時的100倍。第二改型盡管在第一實(shí)施例和第一改型中，NMOS晶體管N7的溝道寬度被設(shè)置為W、PMOS晶體管P7的溝道寬度被設(shè)置為W0、NM0S晶體管N6的溝道寬度被設(shè)置為99 X WO且PMOS晶體管P6的溝道寬度被設(shè)置為99XW0,但溝道寬度不限于這些規(guī)格。例如，NMOS晶體管N7和PMOS晶體管P7的柵極長度被設(shè)置成LO、NMOS晶體管N6和PMOS晶體管P6的柵極長度被設(shè)置成L0/99也是可以的。第二實(shí)施例在第二實(shí)施例中，將解釋在第一實(shí)施例中解釋的不具有駝峰特性的晶體管的具體示例。
在第一實(shí)施例中限定的任意晶體管都滿足定律“隨著在晶體管中流動的電流值減少，σ (ΔΙ/gm)單調(diào)減少”的情況不再成立。在常規(guī)布局中，在不滿足該條件的晶體管(例如，在STI區(qū)域的邊緣具有缺角的晶體管)的情形中，可以通過以下將描述的那樣的方式改動?xùn)艠O來抑制其駝峰特性。圖8是示出第二實(shí)施例的差分電路的配置的示意圖。參見圖8，該差分電路5C與圖5中所示的差分電路的區(qū)別點(diǎn)在于，PMOS晶體管PR1、PR2和NMOS晶體管NR1、NR2使用以下描述的布局結(jié)構(gòu)。圖9A、圖9B、圖9C和圖9D是用于解釋NMOS晶體管NRl和NR2的布局結(jié)構(gòu)的示意圖。圖9A是NMOS晶體管NRl和NR2的平面圖。圖9B是示出在圖9A中去除柵極的情況的示意圖。圖9C是圖9A中的a-b截面圖。圖9D是圖9A中的c_d截面圖。NMOS晶體管NRl和NR2的柵極形成為環(huán)形，其覆蓋源極側(cè)的有源區(qū)(η+型區(qū)域)和STI (淺溝槽隔離)區(qū)域之間的鄰接區(qū)域。另外，在PMOS晶體管PRl和PR2都被設(shè)定為不具有駝峰特性的晶體管的情況下，所需要的僅是形成P+有源區(qū)而不是圖9Α至9D中的η+有源區(qū)以及形成1冊11而不是Ρ_well，而其他配置與圖9A至圖9D中一樣。S卩，PMOS晶體管PRl和PR2的柵極形成為環(huán)形，以便覆蓋源極側(cè)的有源區(qū)(P+型區(qū)域)和STI (淺溝槽隔離)區(qū)域之間的鄰接區(qū)域。圖IlA是示出通過圖10的布局平面圖中的線A-A’示出且從源極S向漏極D延伸的路徑中的電勢的示意圖。如圖IlA所示，柵極電勢使電勢高度變化，且電荷從源極S在溝道中被激發(fā)并在A-A ’中流動。圖IlB是示出通過圖10的布局平面圖中的線B-B’示出且從源極向漏極延伸的路徑中的電勢的示意圖。參見圖11B，考慮了在片(sheet)左側(cè)上的柵極正下方激發(fā)的電荷。因?yàn)樵礃O部分被柵極覆蓋，所以在片左側(cè)上的柵極覆蓋的源極部分中沒有進(jìn)行期望的針對源極/漏極的η+注入或ρ+注入。因此，其中源極部分被柵極覆蓋的部分具有與原始溝道(在路徑Α-Α’正下方)相同的摻雜結(jié)構(gòu)。柵極電壓Vg電勢高度變化，且在點(diǎn)B處在柵極正下方的溝道處激發(fā)電荷。此時勢壘與路徑A-A’中的相同。另一方面，在路徑B-B’中，在柵極正下方激發(fā)的電荷移動到與STI區(qū)鄰接的柵極下部。如果在此部分中存在駝峰特性，則勢壘將較低。電荷在與STI區(qū)鄰接的柵極下部中的片的向上方向上移動，并到達(dá)B’。上述路徑B-B’中的特征點(diǎn)在于，在路徑B-B’上的片左側(cè)上的柵極正下方的電荷激發(fā)的勢壘高度等于在路徑A-A’上的電荷的激發(fā)勢壘高度(二者都為P1)。也就是說，在任意路徑上，從源極流到漏極中的柵極電壓Vg都變?yōu)橄嗤闹?。因此，可以防止以下現(xiàn)象隨著柵極電壓Vg增加，在溝道中激發(fā)電荷，具體來說，在比溝道中心部分更早的溝道邊緣中激發(fā)電荷。因此，在晶體管中流動的電流的特性變?yōu)閳D2C所示的不具有駝峰特性的情況。因此，即使在其中可能造成駝峰特性的隔離鄰接部分存在于正常柵極配置中的晶 體管的情況下，如果如第二實(shí)施例那樣形成柵極配置，則也可以抑制駝峰特性的出現(xiàn)。也就是說，可以保持“隨著在晶體管中流動的電流值減少，σ (ΛΙ/gm)單調(diào)減少”的趨勢。此時公開的實(shí)施例在全部方面都為示例，且不應(yīng)被視作是限制性的。本發(fā)明的范圍并非旨在由上述的解釋來示意，而是旨在通過權(quán)利要求來限定，本發(fā)明包括權(quán)利要求的方案、其等同意義以及其范圍內(nèi)的所有改型。
權(quán)利要求
1.一種半導(dǎo)體器件，包括 差分對晶體管；以及 拖尾電流源，配置成供給可切換的拖尾電流，使得在所述差分對晶體管中流動的電流量可以在至少兩個水平之間切換； 其中，所述差分對晶體管中的每個都具有σ值(ΛΙ/gm)隨著所述差分對晶體管中流動的電流的減少而單調(diào)減少的特性， 其中，σ表示標(biāo)準(zhǔn)偏差，Δ I表示所述差分對晶體管中電流量的差值，且gm表示所述差分對晶體管的跨導(dǎo)。
2.根據(jù)權(quán)利要求I的半導(dǎo)體器件， 其中，通過所述拖尾電流源供給第一拖尾電流，所述差分對晶體管在強(qiáng)反型區(qū)中工作，并且通過所述拖尾電流源供給比所述第一拖尾電流小的第二拖尾電流，所述差分對晶體管在中反型區(qū)中或弱反型區(qū)中工作。
3.根據(jù)權(quán)利要求2的半導(dǎo)體器件，其中，所述拖尾電流源將公共電勢供給到設(shè)置在所述差分對晶體管和接地之間的第一路徑中的第一晶體管和第二晶體管的柵極、設(shè)置在所述差分對晶體管和接地之間的第二路徑中的第三晶體管和第四晶體管的柵極、以及所述第一晶體管和所述第三晶體管的柵極；其中，所述第一晶體管的溝道寬度和所述第三晶體管的溝道寬度被設(shè)置成與所述第一拖尾電流和所述第二拖尾電流的量值相符， 其中，所述第二晶體管在所述強(qiáng)反型區(qū)中工作時以及在所述中反型區(qū)或所述弱反型區(qū)中工作時導(dǎo)通，以及 其中，所述第四晶體管在所述中反型區(qū)或所述弱反型區(qū)中工作時導(dǎo)通。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件， 其中，所述拖尾電流源將公共電勢供給到與所述差分對晶體管耦合的第一晶體管的柵極、與所述第一晶體管一起構(gòu)成電流鏡的第二晶體管的柵極、設(shè)置在位于電源節(jié)點(diǎn)和所述第二晶體管之間的第一路徑中的第三晶體管和第四晶體管的柵極、設(shè)置在位于所述電源節(jié)點(diǎn)和所述第二晶體管之間的第二路徑中的第五晶體管和第六晶體管的柵極、以及所述第三晶體管和所述第五晶體管的柵極， 其中，所述第三晶體管的溝道寬度和所述第五晶體管的溝道寬度被設(shè)置成與所述第一拖尾電流和所述第二拖尾電流的量值相符， 其中，所述第四晶體管在所述強(qiáng)反型區(qū)中工作時以及在所述中反型區(qū)或所述弱反型區(qū)中工作時導(dǎo)通，以及 其中，所述第六晶體管在所述中反型區(qū)或所述弱反型區(qū)中工作時導(dǎo)通。
5.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，進(jìn)一步包括 負(fù)載晶體管對； 其中，所述負(fù)載晶體管對具有σ值(△U/gm〗)隨著所述負(fù)載晶體管對中流動的電流的減少而單調(diào)減少的特性， 其中σ表示標(biāo)準(zhǔn)偏差，Δ 12表示所述負(fù)載晶體管對中電流量的差值,且gm2表示所述負(fù)載晶體管對的跨導(dǎo)。
6.一種半導(dǎo)體器件，包括差分對晶體管，每個晶體管具有被形成為環(huán)形的柵極，所述柵極覆蓋源極側(cè)上的有源區(qū)和隔離區(qū)之間的鄰接區(qū)域，以及 拖尾電流源，被配置成供給可切換的拖尾電流，使得在所述差分對晶體管中流動的電流量可以在至少兩個水平之間切換。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件， 其中，通過所述拖尾電流源供給第一拖尾電流，所述差分對晶體管在強(qiáng)反型區(qū)中工作，并且通過所述拖尾電流源供給量比所述第一拖尾電流小的第二拖尾電流，所述差分對晶體管在中反型區(qū)中或弱反型區(qū)中工作。
8.根據(jù)權(quán)利要求7的半導(dǎo)體器件，其中，所述拖尾電流源將公共電勢供給到設(shè)置在所述差分對晶體管和接地之間的第一路徑中的第一晶體管和第二晶體管的柵極、設(shè)置在所述差分對晶體管和接地之間的第二路徑中的第三晶體管和第四晶體管的柵極、以及所述第一晶體管和所述第三晶體管的柵極，其中，所述第一晶體管的溝道寬度和所述第三晶體管的溝道寬度被設(shè)置成與所述第一拖尾電流和所述第二拖尾電流的量值相符， 其中，所述第二晶體管在所述強(qiáng)反型區(qū)中工作時以及在所述中反型區(qū)或所述弱反型區(qū)中工作時導(dǎo)通，以及 其中，所述第四晶體管在所述中反型區(qū)或所述弱反型區(qū)中工作時導(dǎo)通。
9.根據(jù)權(quán)利要求7的半導(dǎo)體器件， 其中，所述拖尾電流源將公共電勢供給到與所述差分對晶體管耦合的第一晶體管的柵極、與所述第一晶體管一起構(gòu)成電流鏡的第二晶體管的柵極、設(shè)置在位于電源節(jié)點(diǎn)和所述第二晶體管之間的第一路徑中的第三晶體管和第四晶體管的柵極、設(shè)置在位于所述電源節(jié)點(diǎn)和所述第二晶體管之間的第二路徑中的第五晶體管和第六晶體管的柵極、以及所述第三晶體管和所述第五晶體管的柵極， 其中，所述第三晶體管的溝道寬度和所述第五晶體管的溝道寬度被設(shè)置成與所述第一拖尾電流和所述第二拖尾電流的量值相符， 其中，所述第四晶體管在所述強(qiáng)反型區(qū)中工作時以及在所述中反型區(qū)或所述弱反型區(qū)中工作時導(dǎo)通，以及 其中，所述第六晶體管在所述中反型區(qū)或所述弱反型區(qū)中工作時導(dǎo)通。
全文摘要
一種半導(dǎo)體器件，被配置成使其差分對可以在高消耗電流的高速狀態(tài)和在低消耗電流的低速狀態(tài)兩者中工作。差分電路包括差分對晶體管；以及拖尾電流源，用于供給可切換的拖尾電流，使得在所述差分對晶體管中流動的電流量可以在至少兩個不同水平的狀態(tài)之間切換。所述差分對晶體管具有σ值(ΔI/gm)隨著所述差分對晶體管中流動的電流的減少而單調(diào)減少的特性，其中，σ表示標(biāo)準(zhǔn)偏差，ΔI表示所述差分對晶體管中電流量的差值，且gm表示所述差分對晶體管的跨導(dǎo)。
文檔編號H03K19/08GK102811048SQ20121018108
公開日2012年12月5日 申請日期2012年5月30日 優(yōu)先權(quán)日2011年5月31日
發(fā)明者榊原清彥 申請人:瑞薩電子株式會社