專利名稱：一種延遲鎖相環(huán)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及延遲電路設(shè)計(jì)領(lǐng)域，特別是涉及一種延遲鎖相環(huán)。
背景技術(shù)：
近年來，隨著半導(dǎo)體技術(shù)、數(shù)字信號處理技術(shù)及通信技術(shù)的飛速發(fā)展，芯片的集成密度越來越高、規(guī)模越來越大、工作速度也越來越快，這使得作為芯片重要組成部分的片內(nèi)時(shí)鐘的質(zhì)量更為重要。因?yàn)闊o條件穩(wěn)定的延遲鎖相環(huán)(delay locked loop-DLL)具有“零延遲”、低噪聲，低抖動(dòng)(iitter)以及易于設(shè)計(jì)的特點(diǎn)，適合應(yīng)用于大規(guī)模高速芯片的時(shí)鐘同步。延遲鎖相環(huán)(DLL)的核心部件是壓控延遲線(V⑶L)，它的主要作用是產(chǎn)生多個(gè)(如I到i個(gè))與原信號延遲一定時(shí)間(如h到的新的輸出信號。通常設(shè)計(jì)各級間延遲時(shí)間是相同的，即是一定的。但是從分析和仿真得知，當(dāng)在輸出節(jié)點(diǎn)上加上多路選擇器(mux)后，由于mux輸出對輸入的影響，其延遲時(shí)間會(huì)隨節(jié)點(diǎn)位置不同而不同。當(dāng)前后兩個(gè)選擇的信號在同一個(gè)mux內(nèi)時(shí)，負(fù)載變化的影響可以相互抵消一部分，從而只受到每個(gè)mux第一個(gè)延遲單元延遲變化的影響。然而，當(dāng)前后兩個(gè)選擇的信號在兩個(gè)不同的mux時(shí)，負(fù)載的變化會(huì)產(chǎn)生突變，這個(gè)突變在仿真中表現(xiàn)為延遲步長在切換過程中出現(xiàn)的一個(gè)明顯跳變，此種情形將會(huì)限制延遲控制的精度，影響V⑶L各級延遲的一致性?？傊?，目前需要本領(lǐng)域技術(shù)人員迫切解決的一個(gè)技術(shù)問題就是如何提高延遲控制的精度，保證V⑶L各級延遲的一致性。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種延遲鎖相環(huán)，用以提高延遲控制的精度，保證V⑶L各級延遲的一致性。為了解決上述技術(shù)問題，本發(fā)明實(shí)施例公開了一種延遲鎖相環(huán)，包括壓控延遲線和多路選擇器，其中，所述壓控延遲線包括多個(gè)級聯(lián)的延遲單元，所述多路選擇器包括多個(gè)差分對管，各個(gè)差分對管的柵極分別與一延遲單元的輸出節(jié)點(diǎn)相連，所述差分對管一端通過共享電流源與接地電壓(VSS)相連，另一端經(jīng)負(fù)載器件與電源電壓(VDD)相連；所述多路選擇器還包括連接在差分對管與共享電流源之間的第一開關(guān)；連接在差分對管與負(fù)載器件之間的第二開關(guān)；所述多路選擇器的輸出端節(jié)點(diǎn)位于所述第二開關(guān)和負(fù)載器件之間；
當(dāng)選擇某個(gè)延遲單元的輸出節(jié)點(diǎn)i時(shí)，與該輸出節(jié)點(diǎn)i相連的差分對管的第一開關(guān)和第二開關(guān)導(dǎo)通，其它差分對管的第一開關(guān)和第二開關(guān)斷開，使得當(dāng)前多路選擇器的輸出為該輸出節(jié)點(diǎn)i。優(yōu)選的，所述的延遲鎖相環(huán)，還包括第三開關(guān)，連接在所述差分對管遠(yuǎn)離電源電壓(VDD)的一端，與一固定電平之間；所述第三開關(guān)與第一開關(guān)構(gòu)成互補(bǔ)開關(guān)。優(yōu)選的，所述差分對管由NMOS管組成，所述負(fù)載器件由PMOS管組成。優(yōu)選的，所述電源電壓(VDD)接入負(fù)載器件的源極，所述負(fù)載器件的漏極分別與各個(gè)差分對管的漏極相連，各個(gè)差分對管的源極通過共享電流源與接地電壓(VSS)相連。優(yōu)選的，所述第一開關(guān)連接在所述差分對管的源極與電流源之 間；所述第二開關(guān)連接在所述負(fù)載器件的漏極與差分對管的漏極之間；所述多路選擇器的輸出端節(jié)點(diǎn)位于所述第二開關(guān)和相應(yīng)的負(fù)載器件之間。優(yōu)選的，所述第三開關(guān)連接在所述差分對管的源極與一固定電平之間。優(yōu)選的，所述差分對管由PMOS管組成，所述負(fù)載器件由NMOS管組成。本發(fā)明實(shí)施例還公開了一種延遲鎖相環(huán)，包括壓控延遲線和多路選擇器，其中，所述壓控延遲線包括多個(gè)級聯(lián)的延遲單元，所述多路選擇器包括多個(gè)輸入對管，各個(gè)輸入對管包括串聯(lián)的第一輸入管和第二輸入管，所述第一輸入管和第二輸入管的柵極相連，并分別與一延遲單元的輸出節(jié)點(diǎn)相連；所述第一輸入管的一端通過共享電流源與電源電壓(VDD)相連，所述第二輸入管的一端通過共享電流源與接地電壓(VSS)相連；所述多路選擇器還包括連接在所述第一輸入管與電源電壓(VDD)端的共享電流源之間的開關(guān)，以及，連接在所述第二輸入管與接地電壓(VSS)端的共享電流源之間的開關(guān)組成的第一開關(guān)組；連接在所述第一輸入管遠(yuǎn)離電源電壓(VDD)的一端的開關(guān)，以及，連接在所述第二輸入管遠(yuǎn)離接地電壓(VSS)的一端的開關(guān)組成的第二開關(guān)組；所述多路選擇器的輸出端節(jié)點(diǎn)位于該第二開關(guān)組的兩個(gè)開關(guān)之間；當(dāng)選擇某個(gè)延遲單元的輸出節(jié)點(diǎn)i時(shí)，與該輸出節(jié)點(diǎn)i相連的輸入對管的第一開關(guān)組和第二開關(guān)組導(dǎo)通，其它輸入對管的第一開關(guān)組和第二開關(guān)組斷開，使得當(dāng)前多路選擇器的輸出為該輸出節(jié)點(diǎn)i。優(yōu)選的，所述的延遲鎖相環(huán)，還包括第三開關(guān)組，包括連接在所述第一輸入管靠近電源電壓(VDD)的一端與第一固定電平之間的開關(guān)，以及，連接在所述第二輸入管靠近接地電壓(VSS)的一端與第二固定電平之間的開關(guān)；所述第三開關(guān)組與第一開關(guān)組構(gòu)成互補(bǔ)開關(guān)。優(yōu)選的，所述第一輸入管為PMOS管，所述第二輸入管為NMOS管。優(yōu)選的，所述電源電壓(VDD)通過共享電流源接入第一輸入管的源極，第一輸入管的漏極與第二輸入管的漏極相連，所述第二輸入管的源極通過共享電流源與接地電壓(VSS)相連。優(yōu)選的，所述第一開關(guān)組由連接在所述第一輸入管的源極與電源電壓(VDD)端的共享電流源之間的開關(guān)；以及，連接在所述第二輸入管的源極與接地電壓(VSS)端的共享電流源之間的開關(guān)組成。優(yōu)選的，所述第二開關(guān)組由連接在所述第一輸入管的漏極與多路選擇器的輸出端節(jié)點(diǎn)之間的開關(guān)，以及，連接在所述第二輸入管的漏極與多路選擇器的輸出端節(jié)點(diǎn)之間的開關(guān)組成。優(yōu)選的，所述第三開關(guān)組由連接在所述第一輸入管與電源電壓(VDD)之間的開關(guān)，以及，連接在所述第二輸入管與接地電壓(VSS)之間的開關(guān)組成。優(yōu)選的，所述第一輸入管為NMOS管，所述第二輸入管為PMOS管。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)本發(fā)明通過改變傳統(tǒng)DLL的設(shè)計(jì)，在mux中的差分對管與VSS端的共享電流源之間增加第一開關(guān)，以及，在差分對管與負(fù)載器件之間增加第二開關(guān)，并相應(yīng)改進(jìn)了 mux的控制信號，即當(dāng)選擇某個(gè)延遲單元的輸出節(jié)點(diǎn)i時(shí)，若該輸出節(jié)點(diǎn)i連接到muXj,貝U此時(shí)muXj的控制信號使得mu\中對應(yīng)節(jié)點(diǎn)i所連接的差分對管Ti的第一開關(guān)和第二開關(guān)導(dǎo)通，其它差分對管的第一開關(guān)和第二開關(guān)斷開。從而使得延遲的步長在mux切換的過程中不會(huì)出現(xiàn)明顯跳變，也就是說，即使前后兩個(gè)選擇的信號在兩個(gè)不同的mux時(shí)，負(fù)載也不會(huì)產(chǎn)生突變，從而可以保證DNL小于一定的數(shù)值，提高V⑶L的延遲控制精度。 本發(fā)明還可以在差分對管遠(yuǎn)離VDD的一端，與一固定電平之間增加第三開關(guān)，以保證在當(dāng)前差分對管的輸入不使用時(shí)，差分對管的狀態(tài)為一定態(tài)，從而更進(jìn)一步提高了V⑶L的延遲控制精度。


圖I是本發(fā)明的一種V⑶L和mux的連接示意圖；圖2是本發(fā)明的一種延遲鎖相環(huán)實(shí)施例I的電路結(jié)構(gòu)圖；圖3是本發(fā)明的一種延遲鎖相環(huán)實(shí)施例2的電路結(jié)構(gòu)圖。
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和具體實(shí)施方式
對本發(fā)明作進(jìn)一步詳細(xì)的說明。為使本領(lǐng)域技術(shù)人員更好地理解本發(fā)明，以下進(jìn)一步說明本專利發(fā)明人發(fā)現(xiàn)VDCL各級延遲時(shí)間不一致問題的仿真和分析過程。參考圖UiSVCDL由N個(gè)延遲單元構(gòu)成，分別為1，2，3，4，...，i，i+1，. . .N_l，
N。其中，第i個(gè)延遲單元的輸出信號記作叫，同時(shí)，它也是第i+1個(gè)單元的輸入信號。由于DLL在實(shí)際使用中多為高速電路，因此延遲單元多使用模擬延遲單元，其輸出波形介于正弦波形和方波之間。mux—般使用模擬mux。為了減少功耗，一般采用多層次mux的方法，SP相鄰多個(gè)延遲單元共用一個(gè)mux(圖I中為4個(gè)延遲單元共用I個(gè)mux),多個(gè)mux(如圖I
中所示Iiiux1,工-HiUXum)的輸出信號再使用下一層的mux進(jìn)一步選擇,直到最后選擇出唯
一的一個(gè)輸出信號。假定輸出信號在tQ = 0時(shí)進(jìn)入V⑶L，則在&時(shí)到達(dá)Ii1, t2時(shí)到達(dá)n2，...，記第i個(gè)延遲單元在選通第j個(gè)信號時(shí)的延遲時(shí)間為則有，不失一般性，如圖I所示假設(shè)限定每4個(gè)延遲單元共用一個(gè)mux,忽略mux的延遲,認(rèn)為延遲主要由延遲單元引起，則選擇第I個(gè)信號時(shí)，= T ia ；選擇第2個(gè)信號時(shí)，t2= T1JT2^;
選擇第3 個(gè)信號時(shí)，t3 = T 1>3+ T 2,3+ T 3j3 ；選擇第4 個(gè)信號時(shí)，t4 = T 1>4+ T 2,4+ T 3,4+ T 4,4 ;選擇第5 個(gè)信號時(shí)，t5 = T 1>5+ T 2 5+ T 3,5+ T 4,5+ T5 5;如果所有的延遲單元完全相同，則ti將形成一條直線，ti-tg將完全相同。采用DNL(微分非線性)來表示這一特性，DNL的自變量是節(jié)點(diǎn)的索引i，輸出為第i級延遲與第i_l級延遲的差，對DNL進(jìn)行歸一話，將延遲除以平均延遲，從而以最低位(LSB)為單位，可以得出DNL = O?？梢岳斫獾氖?，若要使V⑶L具有較好的延遲控制精度，應(yīng)當(dāng)保證DNL小于一定的數(shù)值。然而，在實(shí)際中，由于mux也是延遲單元的負(fù)載，其輸出在每次都不一樣(即選通的信號在每次都不一樣)，使得延遲單元每次需要注入mux的電流不相同，從而使得延遲時(shí)間每次也不相同。例如，如果mux輸出和輸入的信號完全相同,貝U輸出和輸入之間的電容就 相當(dāng)于"消失"。假定輸出和輸入的相位差(即指兩個(gè)頻率相同的交流電相位的差，通常的取值范圍為小于等于n (180° ))為A 0，可以確定的是，對應(yīng)的延遲單元的延遲為A 0的函數(shù)；還可以確定，該函數(shù)為周期2 31的周期函數(shù),且在一定范圍內(nèi)為單調(diào)的。需要說明的是，由于相位差A(yù) 0引起延遲單元的延遲變化非常小，因此可以認(rèn)為Ti= x+f(A 0)；其中，T是各個(gè)延遲單元都相同的。仿真表明f(A 0)是一個(gè)奇對稱的函數(shù)，且在A 0 =0附近單調(diào)。因?yàn)閒(A 0)與T相比非常小，因此在下面還可以假設(shè)第i級延遲單元的輸出相位為i* 0。根據(jù)以上推導(dǎo)可以得知t2-t! = T lj2+ T 2,2- T la = ( T +f ( 0 ) ) + ( T +f ( 0 ) ) - ( T +f (0) ) = T +f ( 0 );t3-t2 = T 13+ T 2 3+ T 3 3- ( T 12+ T 2 2) = T +f (2 0 );t4-t3 = T +f (3 0 )而當(dāng)輸出信號從第一個(gè)mux (連接第1-4個(gè)延遲單元的mux)切換到第二個(gè)mux(連接第5-8個(gè)延遲單元的mux)時(shí),這個(gè)規(guī)律將被打破,即，t5~t4 — ( T 1,5+ 1 2,5+ 1 3,5+ 1 4,5+ 1 5,5) _( 1 1,4+ 1 2,4+ 1 3,4+ 1 4,4)從上式可以看出，采用傳統(tǒng)的mux設(shè)計(jì)，當(dāng)?shù)诙€(gè)mux選擇第5個(gè)輸出節(jié)點(diǎn)時(shí),第一個(gè)mux仍然選擇第I個(gè)輸出節(jié)點(diǎn)(因?yàn)樵趥鹘y(tǒng)的mux設(shè)計(jì)中，這樣可以簡化mux的控制 邏輯)。此時(shí)，SP:t5-t4 = f (0) +f (- 9 ) +f (-2 9 ) +f (-3 9 ) +f (0)-f (3 9 )-f (2 9 )-f ( 9 )-f (0) + T =f (0)-2(f ( 9 )+f (2 9 )+f (3 9 ))；如果0不大，可以將f ( 9 )近似寫成k* 0，可以更清楚地獲得t5_t4 = -12* 0。在這種情況下，即可發(fā)現(xiàn)延遲的步長在mux切換的過程中出現(xiàn)了一個(gè)明顯的跳變，從而限制了 VCDL的延遲控制精度。對其他節(jié)點(diǎn)的分析類似，在此不贅述。綜上可以得知，當(dāng)前后兩個(gè)選擇的信號在同一個(gè)mux內(nèi)時(shí)，負(fù)載變化的影響可以相互抵消一部分，從而只受到每個(gè)mux第一個(gè)延遲單元延遲變化的影響。當(dāng)前后兩個(gè)選擇的信號在兩個(gè)不同的mux時(shí)，負(fù)載的變化產(chǎn)生了突變，從而限制了 DNL。為了消除mux切換對DNL的影響，本專利發(fā)明人創(chuàng)造性地對傳統(tǒng)的DLL進(jìn)行了改變，具體可以參考圖2所示的本發(fā)明的一種延遲鎖相環(huán)實(shí)施例I的電路結(jié)構(gòu)圖，在本實(shí)施例中，DLL包括V⑶L和mux，其中，V⑶L包括多個(gè)級聯(lián)的延遲單元，mux包括多個(gè)差分對管，即如圖所示的Tll和T12、T21和T22，T31和T32、T41和T42，各個(gè)差分對管的柵極分別與VCDL 中一延遲單元(Delay cell)的輸出節(jié)點(diǎn) ini、in2、in3、in4 相連，其中，T11、T21、T31和T41分別接收inl、in2、in3、in4正的差分輸入信號，T12、T22、T32和T42分別接收ini、in2、in3、in4負(fù)的差分輸入信號。各個(gè)差分對管的一端通過共享電流源與接地電壓VSS相連，另一端經(jīng)負(fù)載器件Rload與電源電壓VDD相連；其中，負(fù)載器件用來增加阻抗，電流源用來提供尾電流，均為模擬mux中的一種通用結(jié)構(gòu)。在具體實(shí)現(xiàn)中，所述差分對管可以由NMOS管組成，相應(yīng)地，負(fù)載器件Rload可以由PMOS管組成；即如圖2所示，電源電壓VDD接入負(fù)載器件Rload的源極，負(fù)載器件Rload的漏極與差分對管的漏極相連，差分對管的源極通過電流源與接地電壓VSS相連。當(dāng)然，作為另一種示例，所述差分對管也可以由PMOS管組成，相應(yīng)地，所述負(fù)載器件則由NMOS管組成。對于此部分的實(shí)際器件選用，本發(fā)明無需加以限制。 本發(fā)明實(shí)施例的一個(gè)重點(diǎn)改進(jìn)之處在于，在各個(gè)差分對管與VSS之間，即如圖2中差分對管的源極與電流源之間，分別連接有相應(yīng)的第一開關(guān)Sla、S2a、S3a、S4a ;在各個(gè)差分對管與負(fù)載器件Rload之間，即如圖2中負(fù)載器件Rload的漏極與差分對管的漏極之間，分別連接有相應(yīng)的第二開關(guān)Sib、S2b、S3b、S4b。在這種情況下，mux的輸出端節(jié)點(diǎn)out則分別位于所述第二開關(guān)Sib、S2b、S3b、S4b和相應(yīng)的負(fù)載器件Rload之間?？梢岳斫獾氖?，當(dāng)沒有第一開關(guān)Sia時(shí)，由于多個(gè)差分對管共享一個(gè)電流源，則某個(gè)差分對管的差分輸入信號可能通過這個(gè)共享端耦合到其它差分對管，而通過加上這個(gè)第一開關(guān)，則可以有效地避免這種耦合的影響。而第二開關(guān)則可以在某個(gè)mux不被選通時(shí)，使得out端的信號不會(huì)影響到其輸入端。本發(fā)明實(shí)施例的又一重點(diǎn)改進(jìn)之處在于，改變了對mux的控制信號，即在本發(fā)明實(shí)施例中，控制信號接入所述開關(guān)(在本實(shí)施例中可以包括第一開關(guān)和第二開關(guān))的控制端，當(dāng)所述開關(guān)采用MOS管實(shí)現(xiàn)時(shí)，所述控制信號可以接入所述MOS管開關(guān)的柵極，并對應(yīng)所述MOS管開關(guān)的特性，發(fā)出有效的控制信號。例如，當(dāng)采用PMOS管開關(guān)實(shí)現(xiàn)時(shí)，則有效控制信號為高電平信號；當(dāng)采用NMOS管開關(guān)實(shí)現(xiàn)時(shí)，則有效控制信號為低電平信號。在這種情況下，當(dāng)選擇某個(gè)延遲單元的輸出節(jié)點(diǎn)i時(shí)，若該輸出節(jié)點(diǎn)i連接到muXj,貝U此時(shí)控制信號使得mu\中對應(yīng)節(jié)點(diǎn)i所連接的差分對管Ti的第一開關(guān)和第二開關(guān)導(dǎo)通，其它差分對管的第一開關(guān)和第二開關(guān)斷開，即在這種情況下，muxj的輸出則為該輸出節(jié)點(diǎn)i。在多層mux的結(jié)構(gòu)中應(yīng)用本發(fā)明實(shí)施例,若當(dāng)前選擇某個(gè)延遲單元的輸出節(jié)點(diǎn)i連接到muxj,則在選通muxj之前的mux (在此指與muXj同層的、位于該muXj之前的其它mux,如圖I中Ihux1,:即為Iiiux1,2之前的mux, mux^^muxlj2即為Iiiuxu3之前的mux,以此類推)的控制信號可以使得其輸入處于斷開狀態(tài)，而選通mu\之后的mux(在此指與mu\同層的、位于該muxj之后的其它mux,如圖I中Iiiuxu2即為Iiiux1,工之前的mux,以此類推)的控制信號為無關(guān)項(xiàng)，不影響電路的功能和性能，從而可以根據(jù)需要隨意設(shè)置。此外，如果保證只有muxj的輸出有效,其它mux的輸出為高阻態(tài),貝U可以省略該層之后的mux。作為本發(fā)明的另一種優(yōu)選實(shí)施例，本發(fā)明還可以包括連接在所述差分對管遠(yuǎn)離VDD的一端，與一固定電平之間的第三開關(guān)，即如圖2中差分對管的源極與一固定電平之間的Sic、S2c、S3c、S4c，需要說明的是，圖中僅僅給出了固定電平為一種未接電流源的接地電壓VSS的示例，在具體實(shí)現(xiàn)中，本領(lǐng)域技術(shù)人員采用任一種固定電平都是可行的。所述第三開關(guān)與第一開關(guān)構(gòu)成互補(bǔ)開關(guān)。也就是說，當(dāng)?shù)谝婚_關(guān)為導(dǎo)通狀態(tài)時(shí)，第三開關(guān)為斷開狀態(tài)；反之，當(dāng)?shù)谝婚_關(guān)為斷開狀態(tài)時(shí)，第三開關(guān)為導(dǎo)通狀態(tài)。在本實(shí)施例中，所述控制信號可以接入所述第一開關(guān)、第二開關(guān)和第三開關(guān)的控制端，在這種情況下，當(dāng)控制信號使mux的輸出為某個(gè)延遲單元的輸出節(jié)點(diǎn)i時(shí)，則與該節(jié)點(diǎn)i相連的差分對管的第一開關(guān)和第二開關(guān)導(dǎo)通，第三開關(guān)斷開；控制信號使某個(gè)延遲單元的輸出節(jié)點(diǎn)i斷開時(shí)，則與該節(jié)點(diǎn)i相連的差分對管的第一開關(guān)和第二開關(guān)斷開，第三開關(guān)導(dǎo)通。此處增加的第三開關(guān)可以在當(dāng)前差分對管的輸入不使用時(shí)，保證該差分對管的狀態(tài)為一定態(tài)。
應(yīng)用本發(fā)明實(shí)施例，當(dāng)在選用某一個(gè)mux時(shí),僅有當(dāng)前mux會(huì)被選通,該mux之前的其它mux將會(huì)全部關(guān)斷，則在這種情況下，選通信號之前的延遲均為一個(gè)相同的值T ’，而選通信號本身對應(yīng)的延遲為T+f(A 0)，仍以圖I為例，即可據(jù)此有如下推導(dǎo)t2-t! = T u 2+ T 2,2- Tla = ( T +f ( A 0))+T，_T+f(A 0)) = T，;t 3 - t 2 = T lj3+ T 2j3+ T 3j3 - ( T lj2+ T 2j2)=(T +f ( A 0))+T，+T，-((T+f(A 0)+T，)= T，；t4-t3 = T，；t5-t4 = ( T 1,5+ T 2,5+ T 3,5+ T 4,5+ T 5,5) - ( T 1,4+ T 2,4+ T 3,4+ T 4,4)=(T +f ( A 0))+T，*4- ( ( T +f ( A 0)+T，*3) =T9O可以看出，本發(fā)明延遲的步長在mux切換的過程中不會(huì)出現(xiàn)明顯跳變，也就是說，即使前后兩個(gè)選擇的信號在兩個(gè)不同的mux時(shí)，負(fù)載也不會(huì)產(chǎn)生突變，從而可以保證DNL小于一定的數(shù)值，提高V⑶L的延遲控制精度。參考圖3，示出了本發(fā)明的一種延遲鎖相環(huán)實(shí)施例2的結(jié)構(gòu)圖，在本實(shí)施例中，DLL包括V⑶L和mux，其中，V⑶L包括多個(gè)級聯(lián)的延遲單元，mux包括多個(gè)輸入對管，各個(gè)輸入對管包括串聯(lián)的第一輸入管和第二輸入管，即如圖所示的T13和T14、T23和T24，T33和T34、T43和T44 ;所述第一輸入管和第二輸入管的柵極相連,并分別與V⑶L中一延遲單兀的輸出節(jié)點(diǎn) ini、in2、in3、in4 相連。其中，各個(gè)第一輸入管的一端通過共享電流源與電源電壓VDD相連，各個(gè)第二輸入管的一端通過共享電流源與接地電壓VSS相連。在具體實(shí)現(xiàn)中，所述第一輸入管可以為PMOS管，相應(yīng)地，第二輸入管可以為NMOS管；S卩如圖3中電源電壓VDD通過共享電流源接入第一輸入管的源極，第一輸入管的漏極與第二輸入管的漏極相連，第二輸入管的源極通過共享電流源與接地電壓VSS相連。當(dāng)然，作為另一種示例，所述第一輸入管也可以為NMOS管，相應(yīng)地，所述第二輸入管也可以為PMOS管。對于此部分的實(shí)際器件選用，本發(fā)明無需加以限制。本發(fā)明實(shí)施例的一個(gè)重點(diǎn)改進(jìn)之處在于，mux還可以包括以下開關(guān)組連接在所述第一輸入管與VDD端的共享電流源之間的開關(guān)以及連接在所述第二輸入管與VSS端的共享電流源之間的開關(guān)組成的第一開關(guān)組，即如圖3中連接在第一輸入管的源極與VDD端的共享電流源之間的Spla、Sp2a、Sp3a、Sp4a,以及,第二輸入管的源極與VSS端的共享電流源之間的Snla、Sn2a、Sn3a、Sn4a ;也就是說，Spla和Snla、Sp2a和Sn2a、Sp3a和Sn3a、Sp4a和Sn4a即分別為輸入對管T13和T14、T23和T24, T33和T34、T43和T44的第一開關(guān)組；連接在所述第一輸入管遠(yuǎn)離VDD的一端的開關(guān)以及連接在所述第二輸入管遠(yuǎn)離VSS的一端的開關(guān)組成的第二開關(guān)組，即如圖3中連接在第一輸入管的漏極與mux的輸出端節(jié)點(diǎn)out之間的Splb、Sp2b、Sp3b、Sp4b,以及,第二輸入管的漏極與mux的輸出端節(jié)點(diǎn)out之間的 Sn lb、Sn2b、Sn3b、Sn4b ;也就是說，Splb 和 Sn lb、Sp2b 和 Sn2b、Sp3b 和 Sn3b、Sp4b和Sn4b即分別為輸入對管T13和T14、T23和T24, T33和T34、T43和T44的第二開關(guān)組。在本實(shí)施例中，mux的輸出端節(jié)點(diǎn)out位于該第二 開關(guān)組的兩個(gè)開關(guān)之間，即如圖3中的Splb和Snlb之間、Sp2b和Sn2b之間、Sp3b和Sn3b之間、Sp4b和Sn4b之間。在本發(fā)明實(shí)施例中，所述控制信號可以接入所述開關(guān)(在本實(shí)施例中可以包括第一開關(guān)組和第二開關(guān)組)的控制端，如當(dāng)所述開關(guān)均采用MOS管實(shí)現(xiàn)時(shí)，所述控制信號可以接入所述MOS管開關(guān)的柵極，并對應(yīng)所述MOS管開關(guān)的特性，發(fā)出有效的控制信號。例如，當(dāng)采用PMOS管開關(guān)實(shí)現(xiàn)時(shí)，則有效控制信號為高電平信號；當(dāng)采用NMOS管開關(guān)實(shí)現(xiàn)時(shí)，則有效控制信號為低電平信號。在這種情況下，當(dāng)控制信號選擇某個(gè)延遲單元的輸出節(jié)點(diǎn)i時(shí)，與該輸出節(jié)點(diǎn)i相連的輸入對管的第一開關(guān)組和第二開關(guān)組導(dǎo)通，其它輸入對管的第一開關(guān)組和第二開關(guān)組斷開，使得當(dāng)前mux的輸出為該輸出節(jié)點(diǎn)i。本實(shí)施例中，所述第一開關(guān)組同樣用于避免某個(gè)輸入管的輸入信號通過這個(gè)共享端耦合到其它輸入管。第二開關(guān)組則同樣可以在某個(gè)mux不被選通時(shí)，使得out端的信號不會(huì)影響到其輸入端。作為本發(fā)明的另一種優(yōu)選實(shí)施例，本發(fā)明還可以包括連接在第一輸入管靠近電源電壓VDD的一端與第一固定電平之間的開關(guān)以及連接在第二輸入管靠近接地電壓VSS的一端與第二固定電平之間的開關(guān)組成的第三開關(guān)組，即如圖3中連接在第一輸入管與電源電壓VDD之間的Sp Ic、Sp2c、Sp3c、Sp4c，以及，連接在第二輸入管與接地電壓VSS之間的開關(guān)Snlc、Sn2c、Sn3c、Sn4c ;也就是說,Splc 和 Snlc、Sp2c 和 Sn2c、Sp3c 和 Sn3c、Sp4c 和 Sn4c即分別為輸入對管T13和T14、T23和T24，T33和T34、T43和T44的第三開關(guān)組。需要說明的是，圖中僅僅給出了第一固定電平為一種未接電流源的電源電壓VDD，以及，第二固定電平為一種未接電流源的接地電壓VSS的示例，在具體實(shí)現(xiàn)中，本領(lǐng)域技術(shù)人員采用任一種固定電平都是可行的。所述第三開關(guān)組與第一開關(guān)組構(gòu)成互補(bǔ)開關(guān)。即當(dāng)?shù)谝婚_關(guān)組為導(dǎo)通狀態(tài)時(shí)，第三開關(guān)組為斷開狀態(tài)；反之，當(dāng)?shù)谝婚_關(guān)組為斷開狀態(tài)時(shí)，第三開關(guān)組為導(dǎo)通狀態(tài)。在本實(shí)施例中，所述控制信號可以接入所述第一開關(guān)、第二開關(guān)和第三開關(guān)的控制端，在這種情況下，當(dāng)控制信號使mux的輸出為某個(gè)延遲單元的輸出節(jié)點(diǎn)i時(shí)，則與該節(jié)點(diǎn)i相連的差分對管的第一開關(guān)組和第二開關(guān)組導(dǎo)通，第三開關(guān)組斷開；控制信號使某個(gè)延遲單元的輸出節(jié)點(diǎn)i斷開時(shí)，則與該節(jié)點(diǎn)i相連的差分對管的第一開關(guān)組和第二開關(guān)組斷開，第三開關(guān)組導(dǎo)通。此處增加的第三開關(guān)組可以在當(dāng)前差分對管的輸入不使用時(shí)，保證該差分對管的狀態(tài)為一定態(tài)。當(dāng)然，在具體實(shí)現(xiàn)中，所述開關(guān)可以采用現(xiàn)有技術(shù)任一種開關(guān)器件，并不限于上述MOS管的示例，本發(fā)明對此無需加以限制。本發(fā)明實(shí)施例在實(shí)際中可應(yīng)用于各種延遲鎖相環(huán)中，例如，一種典型的延遲鎖相環(huán)可以包括鑒相器、電荷泵、環(huán)路濾波器、偏置產(chǎn)生器、VCDL及本發(fā)明的mux，由于應(yīng)用本發(fā)明V⑶L的延遲精度可以得到控制，從而在實(shí)際中還可以使得延遲鎖相環(huán)的延時(shí)配置更加靈活。本說明書中的各個(gè)實(shí)施例均采用遞進(jìn)的方式描述，每個(gè)實(shí)施例重點(diǎn)說明的都是與其他實(shí)施例的不同之處，各個(gè)實(shí)施例之間相同相似的部分互相參見即可。最后，還需要說明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語僅僅用來將一個(gè)實(shí)體或者操作與另一個(gè)實(shí)體或操作區(qū)分開來，而不一定要求或者暗示這些實(shí)體或操作之間存在任何這種實(shí)際的關(guān)系或者順序。 以上對本發(fā)明所提供的一種延遲鎖相環(huán)進(jìn)行了詳細(xì)介紹，本文中應(yīng)用了具體個(gè)例對本發(fā)明的原理及實(shí)施方式進(jìn)行了闡述，以上實(shí)施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想；同時(shí)，對于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在具體實(shí)施方式
及應(yīng)用范圍上均會(huì)有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對本發(fā)明的限制。
權(quán)利要求
1.一種延遲鎖相環(huán)，其特征在于，包括壓控延遲線和多路選擇器，其中，所述壓控延遲線包括多個(gè)級聯(lián)的延遲單元，所述多路選擇器包括多個(gè)輸入對管，各個(gè)輸入對管包括串聯(lián)的第一輸入管和第二輸入管，所述第一輸入管和第二輸入管的柵極相連，并分別與一延遲單元的輸出節(jié)點(diǎn)相連；所述第一輸入管的一端通過共享電流源與電源電壓(VDD)相連，所述第二輸入管的一端通過共享電流源與接地電壓(VSS)相連；所述多路選擇器還包括 連接在所述第一輸入管與電源電壓(VDD)端的共享電流源之間的開關(guān)，以及，連接在所述第二輸入管與接地電壓(VSS)端的共享電流源之間的開關(guān)組成的第一開關(guān)組； 連接在所述第一輸入管遠(yuǎn)離電源電壓(VDD)的一端的開關(guān)，以及，連接在所述第二輸入管遠(yuǎn)離接地電壓(VSS)的一端的開關(guān)組成的第二開關(guān)組； 所述多路選擇器的輸出端節(jié)點(diǎn)位于該第二開關(guān)組的兩個(gè)開關(guān)之間； 當(dāng)選擇某個(gè)延遲單元的輸出節(jié)點(diǎn)i時(shí)，與該輸出節(jié)點(diǎn)i相連的輸入對管的第一開關(guān)組和第二開關(guān)組導(dǎo)通，其它輸入對管的第一開關(guān)組和第二開關(guān)組斷開，使得當(dāng)前多路選擇器的輸出為該輸出節(jié)點(diǎn)i。
2.如權(quán)利要求I所述的延遲鎖相環(huán)，其特征在于，還包括 第三開關(guān)組，包括連接在所述第一輸入管靠近電源電壓(VDD)的一端與第一固定電平之間的開關(guān)，以及，連接在所述第二輸入管靠近接地電壓(VSS)的一端與第二固定電平之間的開關(guān)；所述第三開關(guān)組與第一開關(guān)組構(gòu)成互補(bǔ)開關(guān)。
3.如權(quán)利要求I或2所述的延遲鎖相環(huán)，其特征在于，所述第一輸入管為PMOS管，所述第二輸入管為NMOS管。
4.如權(quán)利要求3所述的延遲鎖相環(huán)，其特征在于，所述電源電壓(VDD)通過共享電流源接入第一輸入管的源極，第一輸入管的漏極與第二輸入管的漏極相連，所述第二輸入管的源極通過共享電流源與接地電壓(VSS)相連。
5.如權(quán)利要求4所述的延遲鎖相環(huán)，其特征在于，所述第一開關(guān)組由連接在所述第一輸入管的源極與電源電壓(VDD)端的共享電流源之間的開關(guān)；以及，連接在所述第二輸入管的源極與接地電壓(VSS)端的共享電流源之間的開關(guān)組成。
6.如權(quán)利要求5所述的延遲鎖相環(huán)，其特征在于，所述第二開關(guān)組由連接在所述第一輸入管的漏極與多路選擇器的輸出端節(jié)點(diǎn)之間的開關(guān)，以及，連接在所述第二輸入管的漏極與多路選擇器的輸出端節(jié)點(diǎn)之間的開關(guān)組成。
7.如權(quán)利要求6所述的延遲鎖相環(huán)，其特征在于，所述第三開關(guān)組由連接在所述第一輸入管與電源電壓(VDD)之間的開關(guān)，以及，連接在所述第二輸入管與接地電壓(VSS)之間的開關(guān)組成。
8.如權(quán)利要求I或2所述的延遲鎖相環(huán)，其特征在于，所述第一輸入管為NMOS管，所述第二輸入管為PMOS管。
全文摘要
本發(fā)明公開了一種延遲鎖相環(huán)，包括壓控延遲線和多路選擇器，所述壓控延遲線包括多個(gè)級聯(lián)的延遲單元，所述多路選擇器包括多個(gè)輸入對管，各個(gè)輸入對管包括串聯(lián)的第一輸入管和第二輸入管，所述多路選擇器還包括連接在所述第一輸入管與電源電壓端的共享電流源之間的開關(guān)，以及，連接在所述第二輸入管與接地電壓端的共享電流源之間的開關(guān)組成的第一開關(guān)組；連接在所述第一輸入管遠(yuǎn)離電源電壓的一端的開關(guān)，以及，連接在所述第二輸入管遠(yuǎn)離接地電壓的一端的開關(guān)組成的第二開關(guān)組；所述多路選擇器的輸出端節(jié)點(diǎn)位于該第二開關(guān)組的兩個(gè)開關(guān)之間；本發(fā)明可以提高延遲控制的精度，保證VCDL各級延遲的一致性。
文檔編號H03L7/08GK102684687SQ201210151859
公開日2012年9月19日 申請日期2010年1月8日 優(yōu)先權(quán)日2010年1月8日
發(fā)明者高峻 申請人:無錫中星微電子有限公司