專利名稱：比較器以及具備該比較器的ad轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及比較器以及具備該比較器的AD轉(zhuǎn)換器，其中，該比較器具有:與時鐘信號同步地導(dǎo)通/截止的開關(guān)、與所述開關(guān)的導(dǎo)通/截止同步地進行比較動作的差動對、以及輸出所述差動對的比較結(jié)果的正反饋部。
背景技術(shù)：
圖1是現(xiàn)有的動態(tài)比較器(dynamic comparator)的結(jié)構(gòu)圖。動態(tài)比較器I具有施加正反饋的兩個CMOS反相器(inverter)IVl、IV2、進行輸入電壓IN+與IN-的大小判別的差動對D1、按時鐘信號CLK來切換動態(tài)比較器I的導(dǎo)通/截止的開關(guān)MO。第一 CMOS反相器IVl由PMOS晶體管M3和NMOS晶體管M4構(gòu)成，第二 CMOS反相器IV2由PMOS晶體管M5和NMOS晶體管M6構(gòu)成。差動對Dl由NMOS晶體管Ml和NMOS晶體管M2構(gòu)成。在動態(tài)比較器I通過開關(guān)MO而接通時，通過產(chǎn)生與供給到差動對Dl的輸入電壓IN+和IN-的差分對應(yīng)的電流差，在作為負(fù)載而連接的第一 CMOS反相器IVl和第二 CMOS反相器IV2之間產(chǎn)生能力差，由此能判別輸入電壓IN+和IN-的大小。另外，作為與動態(tài)比較器有關(guān)的現(xiàn)有技術(shù)，已知有例如專利文獻I?，F(xiàn)有技術(shù)文獻專利文獻專利文獻1:日本公開專利公報第2007-318457號

發(fā)明內(nèi)容
發(fā)明要解決的課題然而，若設(shè)電源電壓為VdcUPMOS晶體管M3、M5的閾值電壓為Vth_p、NM0S晶體管M4、M6的閾值電壓為Vth_n，當(dāng)以Vdd〈Vth_p+Vth_n時這樣的低電壓的電源電壓Vdd來進行工作時，在CMOS反相器IV1、IV2中不產(chǎn)生流過足夠電流的能力，所以即使施加正反饋輸出也不會被切換，無法正常地進行大小判別。例如圖2表示CMOS反相器的輸入輸出均衡的狀態(tài)。Veff_p表示PMOS晶體管M3的過驅(qū)動(over drive)電壓,Veff_n表示NMOS晶體管M4的過驅(qū)動電壓。在電源電壓Vdd較高時，通過在PMOS晶體管M3的柵極-源極間施加驅(qū)動電壓(Vth_p+Veff_p)，PMOS晶體管M3導(dǎo)通，通過在NMOS晶體管M4的柵極-源極間施加驅(qū)動電壓(Vth_n+Veff_n)，NMOS晶體管M4導(dǎo)通。然而，當(dāng)電源電壓Vdd變得過于低時，由于能夠使晶體管M3和M4導(dǎo)通的驅(qū)動電壓不足，所以無法在晶體管M3和M4中流過漏極電流Id，因此無法正確地發(fā)揮正反饋功倉泛。S卩，當(dāng)電源電壓Vdd的狀態(tài)成為無法充分確保過驅(qū)動電壓Veff的低電壓狀態(tài)時，如圖3所示，即使時鐘信號CLK為高電平，施加了正反饋的兩個CMOS反相器的輸出電壓OUT+和OUT-也不容易靜定(statically determinate),所以無法在所期望的時間內(nèi)進行輸入電壓IN+和IN-的大小判別(輸入電壓IN+和IN-大小的判定時間延遲)。
因此，本發(fā)明的目的是提供一種即使在Vdd〈Vth_p+Vth_n時這樣的低電源電壓狀態(tài)下也能夠正常工作的比較器以及具備該比較器的AD轉(zhuǎn)換器。用于解決課題的手段為了實現(xiàn)上述目的，本發(fā)明涉及的比較器，具備:與時鐘信號同步地導(dǎo)通/截止的開關(guān)、與所述開關(guān)的導(dǎo)通/截止同步地進行比較動作的差動對、以及輸出所述差動對的比較結(jié)果的正反饋部，其特征在于，所述正反饋部具備:在第一 PMOS晶體管與第一NMOS晶體管之間插入的第一電阻、以及在第二 PMOS晶體管與第二 NMOS晶體管之間插入的第二電阻，所述正反饋部在所述第一電阻的低電位側(cè)連接所述第二 PMOS晶體管的柵極，在所述第一電阻的高電位側(cè)連接所述第二 NMOS晶體管的柵極，在所述第二電阻的低電位側(cè)連接所述第一 PMOS晶體管的柵極，在所述第二電阻的高電位側(cè)連接所述第一 NMOS晶體管的柵極。此外，為了實現(xiàn)上述目的，本發(fā)明涉及的AD轉(zhuǎn)換器具備本發(fā)明涉及的比較器。發(fā)明效果根據(jù)本發(fā)明，即使在Vdd〈Vth_p+Vth_n時這樣的低電源電壓狀態(tài)下也能夠正常工作。


圖1是現(xiàn)有的動態(tài)比較器I的結(jié)構(gòu)圖。圖2表不CMOS反相器的輸入輸出均衡的狀態(tài)。圖3是表示現(xiàn)有技術(shù)時的判定時間的示意圖。圖4是表示本發(fā)明第一實施方式的動態(tài)比較器2的結(jié)構(gòu)圖。圖5是表示應(yīng)用了本發(fā)明時的判定時間的示意圖。圖6是表示本發(fā)明第二實施方式的動態(tài)比較器3的結(jié)構(gòu)圖。圖7是表示本發(fā)明第三實施方式的動態(tài)比較器4的結(jié)構(gòu)圖。圖8是表示本發(fā)明實施方式的Λ Σ型AD轉(zhuǎn)換器的結(jié)構(gòu)圖。圖9是表示本發(fā)明第四實施方式的動態(tài)比較器5的結(jié)構(gòu)圖。
具體實施例方式下面，參照附圖對實施本發(fā)明的方式進行說明。此外，在各附圖中，對柵極標(biāo)注了圓圈的晶體管表示P溝道MOS晶體管,沒有對柵極標(biāo)注圓圈的晶體管表示N溝道MOS晶體管。圖4是本發(fā)明第一實施方式的動態(tài)比較器2的結(jié)構(gòu)圖。動態(tài)比較器2具有:與時鐘信號CLK同步地導(dǎo)通/截止的作為開關(guān)發(fā)揮作用的晶體管MO、與晶體管MO的導(dǎo)通/截止同步地進行比較動作的差動對D1、以及輸出差動對Dl的比較結(jié)果的正反饋部F1，該動態(tài)比較器2集成在包括CMOS工藝的半導(dǎo)體集成電路中。晶體管MO在供給到柵極的時鐘信號CLK為高電平時導(dǎo)通，在供給到柵極的時鐘信號CLK為低電平時截止。在晶體管MO為導(dǎo)通的狀態(tài)下，差動對Dl能夠進行比較動作，在晶體管MO為截止的狀態(tài)下，差動對Dl不能進行比較動作。晶體管MO將源極接地，將漏極與差動對Dl的源極連接。差動對Dl由源極在節(jié)點a共同連接的一對晶體管Ml和M2構(gòu)成。將輸入電壓IN+供給到晶體管Ml的柵極，將輸入電壓IN-供給到晶體管M2的柵極。差動對Dl比較輸入電壓IN+和IN-的大小關(guān)系。正反饋部Fl具備:構(gòu)成第一 CMOS反相器的晶體管M3、M4 ;在晶體管M3與M4之間插入的第一電阻Rl ;構(gòu)成第二 CMOS反相器的晶體管M5、M6 ;在晶體管M5與M6之間插入的第二電阻R2。正反饋部Fl配置在電源電壓Vdd與差動對Dl的漏極之間。晶體管M3和M5的源極與電源電壓Vdd連接，晶體管M4的源極在節(jié)點b與晶體管Ml的漏極連接，晶體管M6的源極在節(jié)點c與晶體管M2的漏極連接。此外，與電阻Rl的低電位側(cè)連接的晶體管M4的漏極，與晶體管M5的柵極連接。與電阻Rl的高電位側(cè)的節(jié)點d連接的晶體管M3的漏極，與晶體管M6的柵極連接。與電阻R2的低電位側(cè)連接的晶體管M6的漏極，與晶體管M2的柵極連接。與電阻R2的高電位側(cè)的節(jié)點e連接的晶體管M5的漏極，與晶體管M4的柵極連接。從電阻Rl與晶體管M4的漏極的連接點取出輸出電壓0UT-，從電阻R2與晶體管M6的漏極的連接點取出輸出電壓OUT+。通過正反饋部Fl具有這樣的結(jié)構(gòu)，即使在電源電壓Vdd為低電壓的狀態(tài)下，也能夠?qū)MOS反相器的各柵極施加足夠的電壓，所以如圖5所示，與圖3相比能夠縮短低電壓工作下的輸出的靜定時間，能夠在所期望的時間內(nèi)進行輸入電壓IN+與IN-的大小判別。S卩，通過流過電阻Rl的電流產(chǎn)生的Rl的兩端電壓，能夠提升晶體管M6的柵極電位，并且能降低晶體管M5的柵極電位。同樣地，通過流過電阻R2的電流產(chǎn)生的R2的兩端電壓，能夠提升晶體管M4的柵極電位，并且能降低晶體管M3的柵極電位。結(jié)果是，能夠提升分別在晶體管M3、M4、M5、M6的柵極-源極間施加的柵極驅(qū)動電壓，所以即使在電源電壓Vdd為低電壓狀態(tài)下，也能夠正確地發(fā)揮正反饋功能。圖6是本發(fā)明第二實施方式的動態(tài)比較器3的結(jié)構(gòu)圖。與圖4相同的結(jié)構(gòu)省略對其的說明。在CMOS反相器的PMOS晶體管與NMOS晶體管之間插入的電阻可以是圖4所示的通常的電阻體，也可以是圖6的動態(tài)比較器3的正反饋部F2使用將柵極與低電位(例如接地)連接的PMOS晶體管和將柵極與高電位(例如電源電壓Vdd)連接的NMOS晶體管并聯(lián)組合而成的結(jié)構(gòu)作為電阻。以下，將這種并聯(lián)組合而成的結(jié)構(gòu)稱為“并聯(lián)晶體管”。并聯(lián)晶體管PTl由晶體管M7、M8構(gòu)成，并聯(lián)晶體管PT2由晶體管M9、M10構(gòu)成。此時，并聯(lián)晶體管PTl和PT2作為在低電源電壓狀態(tài)下電阻值變高、在高電源電壓狀態(tài)下電阻值變低這樣的可變電阻發(fā)揮作用。這是因為若電源電壓Vdd某種程度下降，則無法充分確保并聯(lián)晶體管PTl和PT2的柵極-源極間電壓，并聯(lián)晶體管PTl和PT2的導(dǎo)通電阻增加，在并聯(lián)晶體管PTl和PT2中難以流過電流。通過并聯(lián)晶體管PTl和PT2作為可變電阻發(fā)揮作用，即使在CMOS反相器中幾乎不流過電流這樣的低電源電壓狀態(tài)下，也能夠在電阻兩端(即，并聯(lián)晶體管PTl和PT2的漏極-源極間)產(chǎn)生足夠的電位差，因此與圖4相比能夠以電源電壓Vdd為低電壓狀態(tài)使動態(tài)比較器3正常工作。此外，對于圖6所示的結(jié)構(gòu)，可以是將并聯(lián)晶體管PTl置換成把柵極與高電位連接的晶體管M7、且將并聯(lián)晶體管PT2置換成把柵極與高電位連接的晶體管M9的結(jié)構(gòu)(刪除晶體管M8、M10)。另外，對于圖6所示的結(jié)構(gòu)，還可以是，將并聯(lián)晶體管PTl置換成把柵極與低電位連接的晶體管M8、且將并聯(lián)晶體管PT2置換成把柵極與低電位連接的晶體管MlO的結(jié)構(gòu)(刪除晶體管M7、M9)。但是，并聯(lián)晶體管PTl和PT2的導(dǎo)通電阻，與僅有一個晶體管的結(jié)構(gòu)相比，相對于電源電壓Vdd變化的變動較小，所以圖6所示的結(jié)構(gòu)具有在電源電壓Vdd為低電壓的狀態(tài)下動態(tài)比較器的工作穩(wěn)定這樣的優(yōu)點。圖7是本發(fā)明第三實施方式的動態(tài)晶體管4的結(jié)構(gòu)圖。對于與上述實施方式相同的結(jié)構(gòu)，省略對其的說明。動態(tài)晶體管4具有將CR濾波器FLl與晶體管Ml連接、將CR濾波器FL2與晶體管M2的柵極連接的結(jié)構(gòu)。通過構(gòu)成這樣的CR濾波器，能夠在動態(tài)比較器4與所輸入的時鐘信號CLK同步地進行大小判別時(具體來講是節(jié)點a的電壓電平翻轉(zhuǎn)時)，抑制經(jīng)差動對Dl的柵極電容而疊加在輸入電壓IN+、IN-中的噪聲。CR濾波器FLl由與晶體管Ml的柵極串聯(lián)連接的電阻R3、在晶體管Ml的柵極-接地之間配置的電容器Cl構(gòu)成。CR濾波器FL2由與晶體管M2的柵極串聯(lián)連接的電阻R4、在晶體管M2的柵極-接地之間配置的電容器C2構(gòu)成。例如圖8所示的Λ Σ型AD轉(zhuǎn)換器10那樣，在將積分器的輸出電壓輸入到動態(tài)比較器的差動對時，通過在積分器與差動對之間設(shè)置噪聲濾波器(具體來講是CR濾波器FLl和FL2)，能夠抑制對積分器的輸出傳遞的噪聲，因此能夠抑制AD轉(zhuǎn)換器精度降低。此外，SP使對積分器的輸出傳遞了噪聲，也能夠縮短使用了積分器的運算放大器Α2的動作恢復(fù)為正常工作為止的時間。此外，在2次以上的Λ Σ型AD轉(zhuǎn)換器中，通過在積分器間的連接部等當(dāng)采樣時輸出變動的位置插入噪聲濾波器，能夠抑制AD轉(zhuǎn)換精度的降低。圖8的情況下，在第一級的積分器的運算放大器Al與第二級的積分器的采樣保持電路SH2 (sample hold circuit)之間，插入CR濾波器FL3和FL4。CR濾波器FL3由在運算放大器Al的第一輸出部與米樣保持電路SH2的第一輸入部之間串聯(lián)配置的電阻R5、在采樣保持電路SH2的第一輸入部與接地之間配置的電容器C15構(gòu)成。CR濾波器FL4由在運算放大器Al的第二輸出部與采樣保持電路SH2的第二輸入部之間串聯(lián)配置的電阻R6、在采樣保持電路SH2的第二輸入部與接地之間配置的電容器C16構(gòu)成。Λ Σ型AD轉(zhuǎn)換器10將模擬的差動輸入電壓Input+、Input-轉(zhuǎn)換成高電平或者低電平的數(shù)字差動輸出信號Q、QX。信號Q相當(dāng)于動態(tài)比較器的輸出電壓OUT+,信號QX相當(dāng)于動態(tài)比較器的輸出電壓OUT-。采樣保持電路SHl按照差動輸出信號Q、QX來對差動輸入電壓Input+、Input-進行采樣保持，并將該采樣保持的電壓供給到第一級的積分器。第一級的積分器具備:差動輸入差動輸出型的運算放大器Al、在運算放大器Al的差動輸入輸出部之間連接的電容器C11、C12。第一級的積分器的輸出經(jīng)CR濾波器FL3、FL4被輸入到采樣保持電路SH2。采樣保持電路SH2按照差動輸出信號Q、QX對經(jīng)CR濾波器FL3、FL4而輸入的第一級的積分器的輸出進行采樣保持，并將該差動保持的電壓供給到第二級的積分器。第二級的積分器具備:差動輸入差動輸出型的運算放大器A2、在運算放大器A2的差動輸入輸出部之間連接的電容器C13、C14。第二級的積分器的輸出經(jīng)CR濾波器FL1、FL2被輸入到動態(tài)比較器。圖9是本發(fā)明第四實施方式的動態(tài)比較器5的結(jié)構(gòu)圖。與上述的實施方式一樣的結(jié)構(gòu)對其省略說明。
相對于圖6的結(jié)構(gòu)，動態(tài)比較器5刪除了晶體管MO，將接受差動輸入的差動對Dl的基準(zhǔn)電極(圖9的情況下是晶體管M1、M2的源極電極)固定為一定的低電位(例如接地)。然后，用于使動態(tài)比較器5能進行低電壓工作的并聯(lián)晶體管PTl和PT2，通過被輸入彼此電平翻轉(zhuǎn)了的時鐘信號CLK和CLK_N，能夠在具有與圖6相同的可變電阻功能的基礎(chǔ)上，還具有切換是否執(zhí)行差動對Dl的比較動作的功能。在圖6的結(jié)構(gòu)的情況下,如上所述，當(dāng)節(jié)點a通過開關(guān)MO而接地時,通過差動對Dl的柵極-源極間電容而過度地流過電流，噪聲有可能疊加在輸入電壓IN+、IN-中。但是，如圖9的結(jié)構(gòu)那樣，通過將差動對Dl的源極電極固定在固定電位，能夠抑制差動對Dl的柵極-源極間電壓的變動，所以能夠抑制疊加在輸入電壓IN+、IN-中的噪聲。此外，由于能夠抑制疊加噪聲，所以能夠提高供給輸入電壓IN+、IN-的前級電路的穩(wěn)定性。圖9的動態(tài)比較器5的正反饋部F3的情況下，NMOS晶體管M7、M9的柵極分別被輸入共同的時鐘信號CLK，PMOS晶體管M8、MlO的柵極分別被輸入共同的時鐘信號CLK_N。通過向晶體管M7輸入時鐘信號CLK、向晶體管M8輸入時鐘信號CLK_N，晶體管M7、M8在同一時刻導(dǎo)通。對于晶體管M9、MlO也是一樣。晶體管M7、M9在時鐘信號CLK為高電平時導(dǎo)通、為低電平時截止。晶體管M8、M10在時鐘信號CLK_NS高電平時截止、為低電平時導(dǎo)通。
當(dāng)時鐘信號CLK為低電平且時鐘信號CLK_N為高電平時，并聯(lián)晶體管PTl和PT2都截止，所以差動對Dl不能進行比較動作。相反，當(dāng)時鐘信號CLK為高電平且時鐘信號CLK_N為低電平時，并聯(lián)晶體管PTl和PT2都導(dǎo)通，所以差動對Dl能進行比較動作。將時鐘信號CLK和CLK_N的高電平設(shè)定為電源電壓Vdd的電平即可，將時鐘信號CLK和CLK_N的低電平設(shè)定為接地電平即可。若將時鐘信號CLK的高電平設(shè)定為電源電壓Vdd的電平，則隨著電源電壓Vdd減少，并聯(lián)晶體管PTl和PT2的導(dǎo)通電阻增加。因此，在時鐘信號CLK和CLK_N的電平為能夠使差動對Dl進行比較動作的電平時，通過并聯(lián)晶體管PTl和PT2的導(dǎo)通電阻的增加，來提升晶體管M4、M6的柵極電位，并且降低晶體管M3、M5的柵極電位。結(jié)果是，能夠提高晶體管M3、M4、M5、M6各自的柵極-源極間施加的柵極驅(qū)動電壓，因此即使電源電壓Vdd為低電壓狀態(tài)，也能夠正確地發(fā)揮正反饋的功能。此外，可以設(shè)有根據(jù)時鐘信號0^_“吏晶體管M3和M5導(dǎo)通/截止的備用電路。圖9示例了備用電路SBl。備用電路SBl由在柵極輸入時鐘信號CLK_N的NMOS晶體管Mll和M12構(gòu)成。通過設(shè)有這樣的備用電路，能夠按時鐘信號CLK_N的時鐘周期來對各晶體管的節(jié)點的電荷(例如晶體管的源極(或者漏極)與基板之間的寄生電容)進行初始化。即，即使各晶體管的節(jié)點的電荷發(fā)生變化，也能夠按時鐘信號CLK_N的時鐘周期使該電荷返回一定的值，因此能夠提高動態(tài)比較器的比較精度。圖9的備用電路SBl的情況下，晶體管Ml1、M12的源極接地。晶體管MlI的漏極與晶體管M5的柵極(即并聯(lián)晶體管PTl與晶體管M4的漏極之間的比較結(jié)果的輸出點)連接。晶體管M12的漏極與晶體管M3的柵極(即，即并聯(lián)晶體管PT2與晶體管M6的漏極之間的比較結(jié)果的輸出點)連接。當(dāng)時鐘信號CLK_N的電平為進行差動對Dl的比較動作的低電平時，晶體管Mil、M12截止。因此，備用電路SB l在時鐘信號CLK_N為低電平時在差動對Dl的比較動作中不起作用。
另一方面，在時鐘信號CLK_N的電平為晶體管Ml不進行比較動作的高電平時，晶體管Mil、Ml2導(dǎo)通。當(dāng)晶體管Mil、Ml2導(dǎo)通時，并聯(lián)晶體管PTl和晶體管M4和晶體管M5的連接節(jié)點以及并聯(lián)晶體管PT2和晶體管M6和晶體管M3的連接節(jié)點都為低電平_地電平)。此外，當(dāng)晶體管Mil、M12導(dǎo)通時，晶體管M3、M5導(dǎo)通，所以并聯(lián)晶體管PTl和晶體管M3和晶體管M6的連接節(jié)點d以及并聯(lián)晶體管PT2和晶體管M5和晶體管M4的連接節(jié)點e都為高電平(電源電壓Vdd的電平)。這樣，每當(dāng)時鐘信號CLK_N從低電平切換到高電平時，能夠?qū)⒏鬟B接節(jié)點初始化為一定電平。以上對本發(fā)明的優(yōu)選實施方式進行了說明，但本發(fā)明并不局限于上述的實施例，在不脫離本發(fā)明范圍的情況下還可以對上述實施例施加各種變形和置換。例如，作為本發(fā)明實施方式展示了具有由一對NMOS晶體管構(gòu)成的差動對的動態(tài)比較器，但本發(fā)明還可以應(yīng)用于具有由一對PMOS晶體管構(gòu)成的差動對的動態(tài)比較器。此外，本發(fā)明還可以應(yīng)用于分別對斜著交叉的晶體管(例如圖4情況下的M3、M4、M5、M6)將可使各晶體管的漏極-源極間短路的開關(guān)元件(典型的是晶體管)并聯(lián)連接的結(jié)構(gòu)。此外，作為本發(fā)明的實施方式展示了 Λ Σ型AD轉(zhuǎn)換器，但本發(fā)明也可以應(yīng)用于管道型(pipeline)、逐次比較型、閃速型(flash)等其它形式的AD轉(zhuǎn)換器。本國際申請主張基于2010年9月15日提出的日本專利申請第2010-207226號的優(yōu)先權(quán)，并將日本專利申請第2010-207226號的全部內(nèi)容引用到本國際申請中。符號說明1、2、3、4、5動態(tài)比較器10 Λ Σ型AD轉(zhuǎn)換器Α*運算放大器C*電容器Dl差動對F*正反饋部FL*CR 濾波器IV1、IV2CM0S 反相器M*M0SFETPT1、PT2并聯(lián)晶體管R* 電阻SBl備用電路SH*采樣保持電路* 數(shù)字
權(quán)利要求
1.一種比較器，具備:與時鐘信號同步地導(dǎo)通/截止的開關(guān)、與所述開關(guān)的導(dǎo)通/截止同步地進行比較動作的差動對、以及輸出所述差動對的比較結(jié)果的正反饋部，其特征在于， 所述正反饋部具備:在第一 PMOS晶體管與第一 NMOS晶體管之間插入的第一電阻、以及在第二 PMOS晶體管與第二 NMOS晶體管之間插入的第二電阻， 所述正反饋部在所述第一電阻的低電位側(cè)連接所述第二 PMOS晶體管的柵極，在所述第一電阻的高電位側(cè)連接所述第二 NMOS晶體管的柵極，在所述第二電阻的低電位側(cè)連接所述第一 PMOS晶體管的柵極，在所述第二電阻的高電位側(cè)連接所述第一 NMOS晶體管的柵極。
2.根據(jù)權(quán)利要求1所述的比較器，其中， 所述第一電阻和所述第二電阻的電阻值隨所述正反饋部的電源電壓降低而升高。
3.根據(jù)權(quán)利要求2所述的比較器，其中， 所述第一電阻和所述第二電阻是將柵極與低電位連接的PMOS晶體管、將柵極與高電位連接的NMOS晶體管、或者這些晶體管的并聯(lián)結(jié)構(gòu)。
4.根據(jù)權(quán)利要求2所述的比較器，其中， 所述開關(guān)是所述第一電阻和所述第二電阻， 所述第一電阻和所述第二電阻具有將第一時鐘信號輸入到柵極的NMOS晶體管和將第二時鐘信號輸入到柵極的PMOS晶體管的并聯(lián)結(jié)構(gòu)，其中，所述第二時鐘信號是對所述第一時鐘信號翻轉(zhuǎn)電平而得的信號， 所述差動對的基準(zhǔn)電極被固定在固定電位。
5.根據(jù)權(quán)利要求4所述的比較器，其中， 所述比較器還具有:使所述第一 PMOS晶體管和所述第二 PMOS晶體管根據(jù)所述第二時鐘信號而導(dǎo)通/截止的電路。
6.根據(jù)權(quán)利要求1所述的比較器，其中， 所述第一 PMOS晶體管和所述第一 NMOS晶體管是第一 CMOS反相器的構(gòu)成元件， 所述第二 PMOS晶體管和所述第二 NMOS晶體管是第二 CMOS反相器的構(gòu)成元件。
7.一種AD轉(zhuǎn)換器，其具備權(quán)利要求1所述的比較器。
全文摘要
一種比較器，具備與時鐘信號(CLK)同步地導(dǎo)通/截止的晶體管(M0)、與晶體管(M0)的導(dǎo)通/截止同步地進行比較動作的差動對(M1、M2)、輸出差動對(M1、M2)的比較結(jié)果的正反饋部(F1)，正反饋部具備在PMOS晶體管(M3)與NMOS晶體管(M4)之間插入的電阻(R1)、以及在PMOS晶體管(M5)與NMOS晶體管(M6)之間插入的電阻(R2)，正反饋部在電阻(R1)的低電位側(cè)連接PMOS晶體管(M5)的柵極，在電阻(R1)的高電位側(cè)連接NMOS晶體管(M6)的柵極，在電阻(R2)的低電位側(cè)連接PMOS晶體管(M3)的柵極，在電阻(R2)的高電位側(cè)連接NMOS晶體管(M4)的柵極。
文檔編號H03M1/12GK103098374SQ201180043430
公開日2013年5月8日 申請日期2011年7月22日 優(yōu)先權(quán)日2010年9月15日
發(fā)明者井上文裕 申請人:三美電機株式會社