專利名稱：自動增益控制電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種自動增益控制電路。
背景技術(shù)：
自動增益控制(AGC)環(huán)路設(shè)計(jì)的主要目的是，無論輸入信號是微弱的射電源信號還是很強(qiáng)的衛(wèi)星信號，輸出信號都能維持在一個比較穩(wěn)定的功率范圍內(nèi)，從而滿足提供給數(shù)字基帶轉(zhuǎn)換器(DBBC)的輸入功率要求，同時實(shí)現(xiàn)比較好的功率相對測量功能，這主要是為了滿足各種有關(guān)天線的測量，比如指向精度測量，射電源流量測量，天線效率測量等等?，F(xiàn)有的一種AGC環(huán)路，其結(jié)構(gòu)如圖1。通常的VLBI (甚長基線干涉測量技術(shù)Very Long Baseline Interferometer)測站接收機(jī)輸出 0 500MHz 或 500MHz IGHz 的寬帶中頻信號，而寬帶總功率大小對于不同的接收機(jī)則完全不同，這主要與天線口徑、接收機(jī)設(shè)計(jì)性能指標(biāo)等都有關(guān)系。為了使輸出功率維持在一個值上(比如-IOdBm)，我們先對輸入信號進(jìn)行了 50dB的放大(在電路的實(shí)際實(shí)現(xiàn)時我們采用了兩級放大，即先放大20dB，再放大 30dB，而可變衰減器則位于兩個放大器之間，這是考慮到輸入信號很強(qiáng)的情況下，第二級放大器可能被飽和)，然后再通過62. 75dB的數(shù)字可變衰減器，接著通過在輸出位置上用功率檢波器把輸入信號功率轉(zhuǎn)變?yōu)橹绷麟妷盒盘?，然后通過高精度的AD變換，平滑濾波器濾除直流信號的高頻干擾成分，最后交給CPU，然后由CPU計(jì)算可變衰減器的值，而功率測量同時也由CPU通過數(shù)學(xué)運(yùn)算給出。比如現(xiàn)在的輸入信號功率為-30dBm，而要求輸出為-IOdBm,則可變衰減器的設(shè)置值應(yīng)當(dāng)為 30dB(-30dB+50dB+10dB = 30dB)。從上面的描述可以直觀地得出結(jié)論，要實(shí)現(xiàn)高動態(tài)范圍、高檢測精度和高控制精度，則要求可變衰減器范圍要大，步長要細(xì)，而功率檢波器的精度要高，同時要求平滑濾波器有效濾除干擾成分。就長時工作而言各部件必須要具備很好的穩(wěn)定性，尤其是50dB放大器。而這些就是AGC設(shè)計(jì)的關(guān)鍵。

實(shí)用新型內(nèi)容本實(shí)用新型所要解決的技術(shù)問題在于提供一種自動增益控制電路，輸入信號在四通道高動態(tài)范圍變動時保持輸出一直維持在一定的功率范圍內(nèi)，而不改變信號的頻率和相位特性。為了實(shí)現(xiàn)上述目的，本實(shí)用新型的技術(shù)方案如下一種自動增益控制電路，包括CPU和四個自動增益控制環(huán)路，每個自動增益控制環(huán)路包括依次相連的20dB放大器、可變衰減器、30dB放大器和檢波器，其中的20dB放大器接收輸入信號，30dB放大器發(fā)送輸出信號；以及分別與所述可變衰減器、檢波器以及CPU 相連的FPGA。所述檢波器與所述FPGA通過ADC接口相連。所述四個自動增益控制環(huán)路中的至少一個FPGA連接顯示器。[0011]所述CPU通過232串行接口連接計(jì)算機(jī)。所述FPGA具有可擴(kuò)展的總線接口。所述FPGA具有平滑濾波器。采用上述結(jié)構(gòu)的自動增益控制電路，整個AGC電路由四個完全相同的AGC環(huán)路組成，AGC高動態(tài)范圍的實(shí)現(xiàn)和較高精度的功率檢測，主要基于50dB放大器、62. 75dB的數(shù)字衰減器、檢波器、AD轉(zhuǎn)換器、CPU所組成的自動增益控制環(huán)來實(shí)現(xiàn)的。在電路上AGC環(huán)可以獨(dú)立工作，而功率測量必須在AGC環(huán)處于鎖定狀態(tài)時(即可變衰減器鎖定不變)，才能精確進(jìn)行測量。動態(tài)范圍大和帶寬寬，控制精度高。本設(shè)計(jì)將用于嫦娥二期工程、深空探測以及天文觀測等實(shí)際任務(wù)中。

圖1是AGC環(huán)路結(jié)構(gòu)框圖；圖2是AGC電路框圖；圖3是FPGA實(shí)現(xiàn)的接口框圖；圖4是Z50檢波器輸入/輸出特性曲線；圖5是滑動濾波器的FPGA實(shí)現(xiàn)示意圖；圖6是滑動濾波器的工作特性仿真曲線；圖7是AGC動態(tài)范圍測量曲線；圖8是檢波器測試曲線。
具體實(shí)施方式
下面根據(jù)附圖，給出本實(shí)用新型的較佳實(shí)施例，并予以詳細(xì)描述，使能更好地理解本實(shí)用新型的功能、特點(diǎn)。本實(shí)用新型的自動增益控制電路包含四個自動增益控制環(huán)路，圖2是其中一個環(huán)路的框圖。在電路實(shí)現(xiàn)上，本實(shí)用新型采用了 CPU+FPGA的設(shè)計(jì)方法，讓所有的外圍器件與 FPGA相接，CPU通過與FPGA相連的總線控制或讀寫外圍設(shè)備，同時CPU帶有232串行接口， 可以與計(jì)算機(jī)通訊，并加入了液晶屏顯示現(xiàn)場的關(guān)鍵信息，如圖2。這樣的設(shè)計(jì)，可以充分發(fā)揮FPGA可配置、可擴(kuò)展的優(yōu)勢，同時可以簡化CPU內(nèi)程序的設(shè)計(jì)，提高系統(tǒng)的靈活性，整齊度及可靠性。在芯片級上，本實(shí)用新型采用了 PHILIPS的ARM7核CPU，這是出于性價比等多方面的考慮，ARM7是當(dāng)前十分通用的32位核，芯片和開發(fā)設(shè)備十分廉價，而工作頻率可以達(dá)到 100MHz,同時該核的軟件系統(tǒng)易于編寫和維護(hù)，即便嵌入ucOS或Iinux等操作系統(tǒng)也十分方便，已經(jīng)十分成熟。本實(shí)用新型采用Xilinx公司的Spartan系列FPGA實(shí)現(xiàn)可擴(kuò)展的總線接口、平滑濾波器以及與其他外圍器件的接口，如圖3所示。對于FPGA內(nèi)的大部分接口設(shè)計(jì)，通過VHDL直接編寫，事實(shí)上ADC接口、可控衰減器接口以及液晶屏接口歸根到底都是輸入/輸出時序邏輯。而對于平滑濾波器也在FPGA 內(nèi)部實(shí)現(xiàn)，本實(shí)用新型采用另外的工具，這在后面談到。(1)檢波器和AGC環(huán)路算法[0029]假設(shè)圖1中輸入功率為Pin(通常在-30 _40dBm左右)，輸出功率為P。ut (這是由DBBC的輸入要求決定的，當(dāng)前假設(shè)為-IOdBm)，而兩者的差就是AGC環(huán)路要求置出的衰減或放大。為了系統(tǒng)的安全，以及分析與編程的方便，都可以采用這樣的手段開機(jī)時把 62. 75dB的數(shù)字可控衰減器全部加上，這樣Pin就會被衰減到很小(一般情況下都能滿足Pin < P。ut)，在這種情況下，算法就是要計(jì)算釋放數(shù)控衰減器的衰減量。算法的參數(shù)完全要依賴于檢波器的特性。本實(shí)用新型采用的mini-circuits Z)(50，其輸入輸出特性如圖4。由圖4可見，在同一頻點(diǎn)測試情況下，該檢波器的輸入功率與輸出電壓成很好的線性關(guān)系；而在同一功率不同頻點(diǎn)輸入時，在0 1000MHz (中頻帶寬) 輸入情況下，它的輸出電壓變化很小(見圖4中IOMHz和IOOMHz測試線)。通過實(shí)測，它的負(fù)斜率在23mV/dB，與圖4吻合。前面敘述了 ZX50的檢波特性，下面就算法做一定闡述。為了綜合考慮精確性和易用性，我們可以直接設(shè)置檢波器的輸出電壓也可以直接設(shè)置輸出功率，即前文所述p。ut。前者的精確性是顯而易見的，由于檢波器的電壓由16位AD 直接采樣，通過調(diào)節(jié)可控衰減器可很精確地保證這個電壓值維持在一定的允許范圍內(nèi)。對于后者，由于我們沒有辦法直接測量輸出功率，所以只能通過對前者所得結(jié)果進(jìn)行擬合，得出P。ut和電壓的關(guān)系，所以表面上看是在設(shè)置輸出功率(通常以dBm為單位)，實(shí)際上還是要設(shè)置檢波器的輸出電壓(這是因?yàn)镈BBC往往要求AGC給出某一功率輸出信號，而不是要求檢波器輸出維持到某一電壓值)。在設(shè)置項(xiàng)為檢波器輸出電壓時，設(shè)62. 75dB的數(shù)字可控衰減器的最大衰減量為 Amax (啟動時的衰減量)，在經(jīng)過η次采樣計(jì)算后，要求設(shè)置的衰減量為
權(quán)利要求1.一種自動增益控制電路，其特征在于，包括CPU和四個自動增益控制環(huán)路，每個自動增益控制環(huán)路包括依次相連的20dB放大器、可變衰減器、30dB放大器和檢波器，其中的20dB放大器接收輸入信號，30dB放大器發(fā)送輸出信號；以及分別與所述可變衰減器、檢波器以及CPU相連的FPGA。
2.如權(quán)利要求1所述的自動增益控制電路，其特征在于，所述檢波器與所述FPGA通過 ADC接口相連。
3.如權(quán)利要求1所述的自動增益控制電路，其特征在于，所述四個自動增益控制環(huán)路中的至少一個FPGA連接顯示器。
4.如權(quán)利要求3所述的自動增益控制電路，其特征在于，所述CPU通過232串行接口連接計(jì)算機(jī)。
5.如權(quán)利要求1所述的自動增益控制電路，其特征在于，所述FPGA具有可擴(kuò)展的總線接口。
6.如權(quán)利要求1所述的自動增益控制電路，其特征在于，所述FPGA具有平滑濾波器。
專利摘要本實(shí)用新型提供一種自動增益控制電路，包括CPU和四個自動增益控制環(huán)路，每個自動增益控制環(huán)路包括依次相連的20dB放大器、可變衰減器、30dB放大器和檢波器，其中的20dB放大器接收輸入信號，30dB放大器發(fā)送輸出信號；以及分別與所述可變衰減器、檢波器以及CPU相連的FPGA。整個AGC電路由四個完全相同的AGC環(huán)路組成，AGC高動態(tài)范圍的實(shí)現(xiàn)和較高精度的功率檢測，主要基于50dB放大器、62.75dB的數(shù)字衰減器、檢波器、AD轉(zhuǎn)換器、CPU所組成的自動增益控制環(huán)來實(shí)現(xiàn)的。在電路上AGC環(huán)可以獨(dú)立工作，而功率測量必須在AGC環(huán)處于鎖定狀態(tài)時(即可變衰減器鎖定不變)，才能精確進(jìn)行測量。
文檔編號H03G3/20GK202231677SQ20112030511
公開日2012年5月23日 申請日期2011年8月19日 優(yōu)先權(quán)日2011年8月19日
發(fā)明者李斌, 王錦清, 趙融冰, 韋文仁 申請人:中國科學(xué)院上海天文臺