專利名稱：用于串行數(shù)據(jù)接口的自適應(yīng)頻率合成的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子和數(shù)據(jù)通信領(lǐng)域，并且更具體地，涉及利用內(nèi)部頻率合成器產(chǎn)生高頻過采樣時(shí)鐘的系統(tǒng)、設(shè)備和方法，所述高頻過采樣時(shí)鐘適應(yīng)用于串行數(shù)據(jù)接口的預(yù)定參數(shù)，諸如位深度(bit depth)和過采樣率(oversampling rate)。
背景技術(shù)：
大量信號(hào)在嵌入式硬件系統(tǒng)中的不同組件之間傳輸，并且為了保持高效率，必須使用特定的信號(hào)傳輸標(biāo)準(zhǔn)來協(xié)調(diào)這些信號(hào)。串行外設(shè)接口(SPI)是可應(yīng)用于大多數(shù)嵌入式系統(tǒng)的通用標(biāo)準(zhǔn)。它是通過四個(gè)標(biāo)準(zhǔn)邏輯信號(hào)連接主設(shè)備與其從設(shè)備(Slave device)的同步串行數(shù)據(jù)鏈接標(biāo)準(zhǔn)，所述四個(gè)標(biāo)準(zhǔn)邏輯信號(hào)為串行時(shí)鐘(SCLK)、數(shù)據(jù)輸入(DIN)、數(shù)據(jù)輸出(DO)和從選擇(SS)。輸入串行數(shù)據(jù)與輸入串行時(shí)鐘同步，并且在從選擇(slave select) 的控制下被轉(zhuǎn)換為從設(shè)備中的并行控制輸出。數(shù)據(jù)作為串行數(shù)字信號(hào)或者作為模擬信號(hào)從所選擇的從設(shè)備被返回，并且因此，主設(shè)備僅需要一個(gè)輸出引腳來接收結(jié)果。隨著并行到串行和串行到并行數(shù)據(jù)移位技術(shù)成熟，串行外設(shè)接口的使用使得可在僅占用有限芯片面積進(jìn)行數(shù)據(jù)移位的同時(shí)減少大量的引腳數(shù)量和節(jié)省線路板上的空間資源。現(xiàn)今，串行外設(shè)接口被用在微處理器、微控制器及其外設(shè)中，所述外設(shè)諸如傳感器、致動(dòng)器、攝像機(jī)、存儲(chǔ)器陣列和顯不器。在許多數(shù)字音頻系統(tǒng)中，串行外設(shè)接口可以被進(jìn)一步簡(jiǎn)化為三信號(hào)集成芯片間聲音(Integrated Interchip Sound) (I2S)接口。這些音頻系統(tǒng)通常包括音頻介質(zhì)(磁帶、 光盤或數(shù)字電視伴音)和一些處理電路，所述處理電路包括模數(shù)轉(zhuǎn)換器(ADC)、數(shù)模轉(zhuǎn)換器 (DAC)、誤差校正電路、數(shù)字濾波器和接口電子器件。當(dāng)在諸如音頻ADC的一些音頻應(yīng)用中涉及返回?cái)?shù)據(jù)(returned data)時(shí)，在I2S接口中還需要SPI中的數(shù)據(jù)輸出信號(hào)。SPI中的從選擇信號(hào)被轉(zhuǎn)換為低頻左/右時(shí)鐘(LRCLK)，LRCLK也稱為字選擇(WS)。在立體系統(tǒng)中，左/右時(shí)鐘在時(shí)域中通過其邏輯電平對(duì)兩個(gè)音頻通道進(jìn)行復(fù)用。音頻信息儲(chǔ)存在數(shù)據(jù)輸入(DIN)信號(hào)中，并且DIN信號(hào)與串行時(shí)鐘(SCLK)同步，SCLK在音頻應(yīng)用中通常被稱為位時(shí)鐘(BCLK)。大多數(shù)音頻系統(tǒng)在這樣的三或四信號(hào)I2S接口的控制下工作，該三或四信號(hào)I2S接口包括位時(shí)鐘(bit clock)、左/右時(shí)鐘和串行數(shù)據(jù)輸入和/或串行數(shù)據(jù)輸出。SPI接口和I2S接口滿足大多數(shù)嵌入式系統(tǒng)和音頻系統(tǒng)中的數(shù)據(jù)通信要求；然而， 在一些應(yīng)用中可能需要另外的高頻時(shí)鐘信號(hào)。例如，許多音頻系統(tǒng)中的A/D和D/A轉(zhuǎn)換器涉及sigma_delta( E -A)調(diào)制，并且在A/D或D/A轉(zhuǎn)換中進(jìn)行過采樣需要高頻主時(shí)鐘 (MCLK)。主時(shí)鐘的頻率是左/右時(shí)鐘頻率的整數(shù)倍，典型地，128倍。MCLK/LRCLK的這個(gè)比率也被稱為過采樣率。主時(shí)鐘被用于產(chǎn)生過采樣時(shí)鐘，并且因此，主時(shí)鐘的抖動(dòng)噪聲(jitter noise)不得不低得足以避免降低音頻質(zhì)量。受這樣的低抖動(dòng)要求限制，現(xiàn)有技術(shù)中的A/ D和D/A轉(zhuǎn)換器依賴于外部主時(shí)鐘信號(hào)。然而，要求輸入主時(shí)鐘與I2S接口同步，并且主時(shí)鐘的驅(qū)動(dòng)電路可以支配輸入/輸出(I/O)接口中的功耗，并且可能引起電磁干擾或兼容性 (EMI/EMC)問題。外部提供的主時(shí)鐘對(duì)于低功率低成本設(shè)備而言不是優(yōu)選的解決方案。
使用串行數(shù)據(jù)接口的數(shù)據(jù)傳輸顯著地減少了用于集成電路組件的引腳數(shù)量。然而，為了進(jìn)一步簡(jiǎn)化系統(tǒng)集成和提高成本效率，非常期望減少額外的引腳數(shù)量。一些音頻應(yīng)用中的現(xiàn)有技術(shù)通過使用數(shù)字分頻器(digital divider)從主時(shí)鐘重新產(chǎn)生位時(shí)鐘來減少引腳數(shù)量。前述功耗問題仍存在。數(shù)據(jù)時(shí)鐘同步變?yōu)榱硪粋€(gè)挑戰(zhàn)，并且可以對(duì)時(shí)鐘時(shí)序施加不期望的約束。

發(fā)明內(nèi)容
本發(fā)明的各個(gè)實(shí)施方案涉及產(chǎn)生適應(yīng)預(yù)定參數(shù)的更高頻過采樣時(shí)鐘信號(hào)的頻率合成的系統(tǒng)、設(shè)備和方法。該自適應(yīng)頻率合成被單片集成到集成電路(IC)組件中，以減少引腳數(shù)量和改進(jìn)成本效率。自適應(yīng)地合成過采樣時(shí)鐘的IC組件的某些實(shí)施方案是集成芯片間聲音(I2S)設(shè)備，諸如I2S數(shù)模轉(zhuǎn)換器(DAC)。I2S DAC從I2S接口總線接收位時(shí)鐘、左/右時(shí)鐘和輸入串行數(shù)據(jù)，并且它包括頻率檢測(cè)器、時(shí)鐘發(fā)生器、移位寄存器和DAC核(core)。頻率檢測(cè)器確定時(shí)鐘發(fā)生器產(chǎn)生同步過采樣時(shí)鐘所需的輸出頻率控制，所述同步過采樣時(shí)鐘可以提供用于輸入左/右時(shí)鐘的期望的過采樣率。雖然I2S DAC通常具有左/右時(shí)鐘和位時(shí)鐘頻率的有限數(shù)量的組合，但是當(dāng)I2S DAC接收到時(shí)鐘頻率時(shí)，這些時(shí)鐘頻率對(duì)于I2S DAC是未知的。位深度通過在一半左/右時(shí)鐘周期中計(jì)數(shù)的BCLK時(shí)鐘周期的數(shù)量來確定。在一個(gè)實(shí)施方案中，需要參考時(shí)鐘來進(jìn)一步從可用組合識(shí)別時(shí)鐘頻率的絕對(duì)幅值。已知頻率的大致范圍內(nèi)的該參考時(shí)鐘頻率足以指導(dǎo)頻率檢測(cè)器產(chǎn)生合適的輸出頻率控制。時(shí)鐘發(fā)生器因此被控制以產(chǎn)生用于DAC核中的E -A調(diào)制的過采樣時(shí)鐘。過采樣時(shí)鐘的頻率與通常是左/ 右時(shí)鐘頻率的64-256倍的期望過采樣率匹配。為了進(jìn)一步減少I2S DAC的引腳數(shù)量，除了來自I2S接口總線的輸入串行數(shù)據(jù)之外，僅需要位時(shí)鐘或者左/右時(shí)鐘之一。在芯片上本地產(chǎn)生另一個(gè)時(shí)鐘。在一個(gè)實(shí)施方案中，位時(shí)鐘是僅有的輸入時(shí)鐘，并且左/右時(shí)鐘由數(shù)字分頻器根據(jù)預(yù)定義的位深度產(chǎn)生，而 I2SDAC的其余部分對(duì)于過采樣時(shí)鐘發(fā)生器和DAC核保持相同。在另一個(gè)實(shí)施方案中，左/ 右時(shí)鐘是直接用于自適應(yīng)過采樣時(shí)鐘合成的僅有的輸入時(shí)鐘，并且位時(shí)鐘通過對(duì)過采樣時(shí)鐘進(jìn)行下分頻(divide down)來獲得。所產(chǎn)生的時(shí)鐘(過采樣時(shí)鐘、位時(shí)鐘或者左/右時(shí)鐘)適應(yīng)預(yù)定的位深度和過采樣率。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到產(chǎn)生過采樣時(shí)鐘的方法可應(yīng)用于需要高頻過采樣時(shí)鐘的任何串行數(shù)據(jù)系統(tǒng)。在一個(gè)實(shí)施方案中，串行外設(shè)接口(SPI)設(shè)備可以使用該方法來產(chǎn)生過采樣時(shí)鐘。已在本發(fā)明內(nèi)容部分中對(duì)本發(fā)明的某些特征和優(yōu)點(diǎn)進(jìn)行了概括描述；然而，本文提供另外的特征、優(yōu)點(diǎn)和實(shí)施方案，或者本領(lǐng)域技術(shù)人員鑒于本發(fā)明的附圖、說明書和權(quán)利要求將明白另外的特征、優(yōu)點(diǎn)和實(shí)施方案。因此，應(yīng)該理解，本發(fā)明的范圍不應(yīng)該受本發(fā)明內(nèi)容部分中所公開的特定實(shí)施方案限制。


將參照本發(fā)明的實(shí)施方案，本發(fā)明的實(shí)施方案的示例會(huì)在附圖中被圖示說明。這些圖的意圖是示意性的，而不是限制性的。雖然在這些實(shí)施方案的上下文中對(duì)本發(fā)明進(jìn)行概括描述，但是應(yīng)該理解，并非意圖將本發(fā)明的范圍限于這些特定的實(shí)施方案。圖I圖示說明由標(biāo)準(zhǔn)I2S接口和外部主時(shí)鐘驅(qū)動(dòng)的音頻數(shù)模轉(zhuǎn)換器的框圖；圖2圖示說明根據(jù)本發(fā)明的各個(gè)實(shí)施方案的由標(biāo)準(zhǔn)I2S接口驅(qū)動(dòng)的音頻數(shù)模轉(zhuǎn)換器的框圖；圖3圖示說明根據(jù)本發(fā)明的各個(gè)實(shí)施方案的頻率檢測(cè)器；圖4A圖示說明根據(jù)本發(fā)明的各個(gè)實(shí)施方案的由位時(shí)鐘和輸入串行數(shù)據(jù)驅(qū)動(dòng)的音頻數(shù)模轉(zhuǎn)換器的框圖；以及圖4B示出根據(jù)本發(fā)明的各個(gè)實(shí)施方案的由左/右時(shí)鐘和輸入串行數(shù)據(jù)驅(qū)動(dòng)的音頻數(shù)模轉(zhuǎn)換器的框圖。
具體實(shí)施例方式本發(fā)明的實(shí)施方案提供利用內(nèi)部頻率合成器產(chǎn)生高頻過采樣時(shí)鐘的系統(tǒng)、設(shè)備和方法，所述高頻過采樣時(shí)鐘適應(yīng)用于串行數(shù)據(jù)接口的預(yù)定參數(shù)，諸如位深度和過采樣率。在以下描述中，為了說明的目的，對(duì)特定細(xì)節(jié)進(jìn)行闡述，以便提供本發(fā)明的理解。然而，本領(lǐng)域技術(shù)人員將明白的是，可以在沒有這些細(xì)節(jié)的情況下實(shí)施本發(fā)明。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，可以以各種方式和使用各種結(jié)構(gòu)來執(zhí)行以下所述的本發(fā)明的實(shí)施方案。本領(lǐng)域技術(shù)人員還將認(rèn)識(shí)到另外的修改、應(yīng)用和實(shí)施方案如本發(fā)明在其中可以提供效用的另外的領(lǐng)域那樣在本發(fā)明的范圍內(nèi)。因此，以下所述的實(shí)施方案舉例說明本發(fā)明的特定實(shí)施方案，并且意在于避免模糊本發(fā)明。具體地講，實(shí)施方案集中于音頻DAC，該音頻DAC利用標(biāo)準(zhǔn)I2S接口總線，并且需要高頻主時(shí)鐘用于過采樣時(shí)鐘產(chǎn)生。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到要求保護(hù)的本發(fā)明可應(yīng)用于由標(biāo)準(zhǔn)串行數(shù)據(jù)接口驅(qū)動(dòng)并且要求另外的過采樣時(shí)鐘的任何電子設(shè)備。本說明書中對(duì)于“一個(gè)實(shí)施方案”或“實(shí)施方案”的指代表不結(jié)合實(shí)施方案描述的特定特征、結(jié)構(gòu)、特性或功能包括在本發(fā)明的至少一個(gè)實(shí)施方案中。本說明書中各個(gè)地方出現(xiàn)的短語“在一個(gè)實(shí)施方案中”、“在實(shí)施方案中”不必全部表示同一個(gè)實(shí)施方案。此外，圖中組件之間或者方法步驟之間的連接不限于直接實(shí)現(xiàn)的連接。相反，在不脫離本發(fā)明的教導(dǎo)的情況下，圖中示出的組件之間或者方法步驟之間的連接可以通過將中間組件或者方法步驟添加到這些組件或者方法步驟來進(jìn)行修改，或者換句話講，改變。圖I圖示說明由標(biāo)準(zhǔn)I2S接口 102和外部主時(shí)鐘MCLK驅(qū)動(dòng)的音頻DAC的框圖 100。I2S接口總線102包括時(shí)間復(fù)用的輸入串行數(shù)據(jù)(DIN)、左/右時(shí)鐘(LRCLK)和位時(shí)鐘(BCLK)。使用由位時(shí)鐘和左/右時(shí)鐘控制的移位寄存器104從輸入串行數(shù)據(jù)恢復(fù)音頻信息。左/右時(shí)鐘被用于分離用于兩個(gè)不同通道的數(shù)據(jù)，并且在連續(xù)的時(shí)鐘周期期間提取位深度為典型的16、24或32位的串行音頻數(shù)據(jù)。DAC核106對(duì)由移位寄存器104產(chǎn)生的并行數(shù)據(jù)進(jìn)行處理，以提供模擬電壓。大多數(shù)音頻DAC使用sigma-delta( E -A)調(diào)制來成形噪聲譜。數(shù)字聲音信息用左/右時(shí)鐘頻率的量化信號(hào)來表征，所述左/右時(shí)鐘頻率表征DAC的音頻采樣頻率(即，尼奎斯特采樣頻率)。數(shù)字插值器被用于將中間的數(shù)字級(jí)別插入在兩個(gè)連續(xù)輸入之間。盡管插值，但是數(shù)字格式不可避免地與量化噪聲相關(guān)聯(lián)，量化噪聲指示通過將連續(xù)的模擬信號(hào)水平圓整為離散的數(shù)字表示而引入的誤差。量化噪聲密度通常具有直到音頻采樣頻率的平譜(flat spectrum)。在E -A調(diào)制中，更高頻時(shí)鐘被用于對(duì)來自數(shù)字插值器的瞬時(shí)音頻數(shù)據(jù)進(jìn)行過采樣。被E -A調(diào)制器處理后，噪聲譜被調(diào)制為其峰值位于過采樣頻率的一半處的鐘形。低通濾波器可以在最后的DAC輸出之前容易地消除噪聲峰值。典型的過采樣時(shí)鐘頻率是左/右時(shí)鐘頻率的128倍。要求該過采樣時(shí)鐘具有更高頻率和低抖動(dòng)，以使輸出信號(hào)質(zhì)量最大。在音頻DAC 100中，提供外部主時(shí)鐘(MCLK)，以用作DAC過采樣時(shí)鐘(DACCLK)，或者使用數(shù)字DACCLK分頻器108產(chǎn)生DACCLK。因此，常規(guī)的音頻DAC 100包括三個(gè)時(shí)鐘信號(hào)，即，主時(shí)鐘、左/右時(shí)鐘和位時(shí)鐘。在這三個(gè)時(shí)鐘之中，主時(shí)鐘具有最大頻率，左/右時(shí)鐘具有最小頻率。為了減少引腳數(shù)量，左/右時(shí)鐘和位時(shí)鐘可以從彼此或者從主時(shí)鐘來重新產(chǎn)生。圖I描繪使用BCLK數(shù)字分頻器110對(duì)主時(shí)鐘和左/右時(shí)鐘進(jìn)行處理來產(chǎn)生同步位時(shí)鐘的實(shí)施例。如果內(nèi)部規(guī)則的時(shí)鐘(internal clean clock)產(chǎn)生是不可能的或者E -A 調(diào)制仍具有嚴(yán)格的抖動(dòng)容限，則低抖動(dòng)主時(shí)鐘輸入是不可避免的。圖2圖示說明由標(biāo)準(zhǔn)I2S接口驅(qū)動(dòng)的音頻DAC的框圖200。頻率檢測(cè)器204接收 LRCLK信號(hào)和/或BCLK信號(hào)，以產(chǎn)生配置時(shí)鐘發(fā)生器202的輸出頻率控制220。時(shí)鐘發(fā)生器202利用LRCLK信號(hào)和/或BCLK信號(hào)作為參考來產(chǎn)生常規(guī)音頻DAC所需的過采樣時(shí)鐘 (DACCLK)。移位寄存器208仍在BCLK和LRCLK的控制下將輸入串行數(shù)據(jù)(DIN)移位成并行數(shù)據(jù)222。然后，在E -A調(diào)制器中將同步DACCLK用于隨后對(duì)并行數(shù)據(jù)222進(jìn)行數(shù)模轉(zhuǎn)換處理。在某些實(shí)施方案中，鎖相環(huán)(PLL)、延遲鎖定環(huán)(DLL)或頻率鎖定環(huán)(FLL)被用作時(shí)鐘發(fā)生器202，以從位時(shí)鐘(BCLK)產(chǎn)生同步DACCLK信號(hào)。PLL通常被用于將輸出信號(hào)的相位與輸入?yún)⒖嫉南辔幌嚓P(guān)，并且它通常包括PLL核心電路和反饋分頻器。PLL核心電路包括相位檢測(cè)器(H))、電荷泵(CP)、環(huán)路濾波器和壓控振蕩器(VCO)。PLL產(chǎn)生其頻率是輸入頻率的整數(shù)倍的中間PLL時(shí)鐘，該整數(shù)等于反饋分頻器的值。分?jǐn)?shù)PLL還可以被用于產(chǎn)生中間PLL時(shí)鐘頻率與輸入頻率之間的分?jǐn)?shù)比。預(yù)縮放分頻器和后縮放分頻器之一或者這二者可以與PLL —起使用，以進(jìn)一步引入PLL輸出時(shí)鐘與輸入?yún)⒖紩r(shí)鐘的頻率之間的另一個(gè)分?jǐn)?shù)比。本領(lǐng)域技術(shù)人員將領(lǐng)會(huì)BCLK或LRCLK可以被用作PLL的參考時(shí)鐘。在某些實(shí)施方案中，由于BCLK頻率更高，所以BCLK優(yōu)選用作參考時(shí)鐘。如果使用更低頻時(shí)鐘LRCLK，則 PLL環(huán)路濾波器的截止頻率會(huì)太低以至于不能在芯片上實(shí)現(xiàn)。在該實(shí)施方案中，BCLK是輸入?yún)⒖紩r(shí)鐘，而DACCLK是目標(biāo)時(shí)鐘。因此，DACCLK的過采樣頻率fDAeaK被表征為fDACCLK⑴其中，fBCLK是位時(shí)鐘頻率，并且L、M和N分別是用于PLL預(yù)縮放、反饋和后縮放分頻器的分?jǐn)?shù)值。盡管使用PLL或DLL方便，但是本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到還可使用頻率鎖定環(huán)作為倍頻器，以產(chǎn)生過采樣時(shí)鐘?？稍趦?nèi)部時(shí)鐘的抖動(dòng)噪聲滿足DAC抖動(dòng)要求的條件下應(yīng)用本發(fā)明的實(shí)施方案。鎖相環(huán)時(shí)鐘發(fā)生器的抖動(dòng)噪聲通常比常規(guī)音頻DAC的抖動(dòng)容限( 200皮秒)大多于一個(gè)量級(jí)。因此，為了利用內(nèi)部時(shí)鐘作為DAC過采樣時(shí)鐘，不得不重新設(shè)計(jì)E -A調(diào)制器，以適應(yīng)抖動(dòng)劣化；否則，低抖動(dòng)時(shí)鐘發(fā)生器需要以另外的芯片面積和功耗來實(shí)現(xiàn)。對(duì)于(圖2中的)I2S DAC, DACCLK過采樣頻率適應(yīng)位深度和LRCLK率。典型的
16、24或32位的位深度要求與一個(gè)通道相關(guān)的每個(gè)一半LRCLK周期至少包括該數(shù)量的位時(shí)鐘周期。因此，位時(shí)鐘頻率fBM通常是LRCLK頻率的32、48或72倍，這是因?yàn)閒BCLK = 2 XBitDepthX fLRCLK (2)LRCLK周期的一半與一個(gè)音頻通道相關(guān)，并且對(duì)于通道中的一個(gè)數(shù)據(jù)點(diǎn)，通常必須對(duì)插值的DAC數(shù)據(jù)采樣128次。因此，fDACCLK = OverSampleRatio X fLECLK (3)其中，OverSampleRatio是 DACCLK 與 LRCLK 頻率之間的比率。在基于PLL的時(shí)鐘發(fā)生器的實(shí)施方案中，頻率檢測(cè)器204從I2S接口總線接收 LRCLK、BCLK或者這二者，并且根據(jù)特定的位深度和過采樣率要求產(chǎn)生輸出頻率控制220。 使能信號(hào)被用于識(shí)別用于PLL或DLL的合適的分頻參數(shù)L、M和N。表I列出了用于典型的每個(gè)通道需要128個(gè)采樣的過采樣率的音頻DAC產(chǎn)品的示例性參數(shù)，包括位深度、LRCLK、 BCLK和DACCLK的頻率及分頻器參數(shù)。在該特定實(shí)施方案中，分頻參數(shù)L、M和N根據(jù)以下規(guī)則來確定(a)如果LRCLK頻率大于48kHz，則L等于2 ;否則L等于I ；(b)如果LRCLK頻率等于8kHz或16kHz，則N分別等于18或9 ;如果LRCLK頻率大于16kHz，則N等于3 ;以及(c)確定分頻參數(shù)N，以確保所產(chǎn)生的頻率fDAeM滿足方程⑴、⑵和⑶。例如， 如果位深度是16，則頻率為8kHz的LRCLK與256kHz的BCLK頻率相關(guān)聯(lián)。由于LRCLK頻率小于48kHz并且PLL輸出分頻器具有為18的分?jǐn)?shù)值，所以用于PLL的PLL輸入分頻器是可忽略的。PLL中的反饋分頻器是72分的分頻器，并且對(duì)于128的過采樣率，產(chǎn)生滿意的 1024kHz的過采樣時(shí)鐘。圖3圖示說明如以上所建議的意圖產(chǎn)生輸出頻率控制324(圖2中的220)的頻率檢測(cè)器300的實(shí)施方案。在該實(shí)施方案中，需要參考時(shí)鐘發(fā)生器302提供用于頻率檢測(cè)器 300操作的參考時(shí)鐘320。計(jì)數(shù)器塊304包括一個(gè)或更多個(gè)計(jì)數(shù)器，這些計(jì)數(shù)器在另一個(gè)更低頻時(shí)鐘的周期內(nèi)對(duì)任何更高頻時(shí)鐘的周期進(jìn)行計(jì)數(shù)。計(jì)數(shù)器塊304所使用的時(shí)鐘選自參考時(shí)鐘320、LRCLK或BCLK。計(jì)數(shù)器塊304將計(jì)數(shù)的時(shí)鐘周期的數(shù)量輸出為多位信號(hào)322。 后面的處理邏輯部件306使用多位信號(hào)322來確定輸出頻率控制324，并且因此，從表I選擇情況。
權(quán)利要求
1.一種集成芯片間聲音設(shè)備，所述設(shè)備包括輸入端口，所述輸入端口被耦合以從集成芯片間聲音接口總線接收位時(shí)鐘、左/右時(shí)鐘和輸入串行數(shù)據(jù)；頻率檢測(cè)器，所述頻率檢測(cè)器被耦合以接收所述位時(shí)鐘和所述左/右時(shí)鐘，所述頻率檢測(cè)器基于所述左/右時(shí)鐘的第一頻率與所述位時(shí)鐘的第二頻率之間的關(guān)系產(chǎn)生輸出頻率控制；以及時(shí)鐘發(fā)生器，所述時(shí)鐘發(fā)生器被耦合以接收所述輸出頻率控制，所述時(shí)鐘發(fā)生器基于所述輸出頻率控制和過采樣率產(chǎn)生過采樣時(shí)鐘。
2.如權(quán)利要求I所述的集成芯片間聲音設(shè)備，還包括移位寄存器，所述移位寄存器被耦合以接收所述輸入串行數(shù)據(jù)、所述位時(shí)鐘和所述左/ 右時(shí)鐘，所述移位寄存器將所述輸入串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)；以及數(shù)模轉(zhuǎn)換器，所述數(shù)模轉(zhuǎn)換器被耦合以接收所述并行數(shù)據(jù)和所述過采樣時(shí)鐘，所述數(shù)模轉(zhuǎn)換器將所述并行數(shù)據(jù)轉(zhuǎn)換為模擬電壓電平。
3.如權(quán)利要求I所述的集成芯片間聲音設(shè)備，其中，所述時(shí)鐘發(fā)生器接收選自由所述集成芯片間聲音接口總線中的所述位時(shí)鐘和所述左/右時(shí)鐘組成的組的一個(gè)時(shí)鐘，并且所述過采樣時(shí)鐘與所述集成芯片間聲音接口總線中的所述位時(shí)鐘、所述左/右時(shí)鐘和所述輸入串行數(shù)據(jù)同步。
4.如權(quán)利要求I所述的集成芯片間聲音設(shè)備，其中，所述頻率檢測(cè)器包括參考時(shí)鐘發(fā)生器,所述參考時(shí)鐘發(fā)生器產(chǎn)生具有已知參考頻率范圍內(nèi)的頻率的參考時(shí)鐘；第一計(jì)數(shù)器，所述第一計(jì)數(shù)器被耦合以接收所述位時(shí)鐘和所述左/右時(shí)鐘，所述第一計(jì)數(shù)器產(chǎn)生第一多位輸出，在左/右時(shí)鐘周期內(nèi)對(duì)所述位時(shí)鐘周期進(jìn)行計(jì)數(shù)，并且所述第一多位輸出是計(jì)數(shù)結(jié)果；第二計(jì)數(shù)器，所述第二計(jì)數(shù)器被耦合以接收所述左/右時(shí)鐘和所述參考時(shí)鐘，所述第二計(jì)數(shù)器產(chǎn)生第二多位輸出，在更低頻時(shí)鐘周期內(nèi)對(duì)所述左/右時(shí)鐘與參考時(shí)鐘之間的更高頻時(shí)鐘的周期進(jìn)行計(jì)數(shù)，所述第二多位輸出是計(jì)數(shù)結(jié)果；以及處理邏輯部件，所述處理邏輯部件被耦合以接收所述第一多位輸出和所述第二多位輸出，所述處理邏輯部件產(chǎn)生所述輸出頻率控制。
5.如權(quán)利要求I所述的集成芯片間聲音設(shè)備，其中，所述時(shí)鐘發(fā)生器選自由鎖相環(huán)電路、延遲鎖定環(huán)電路和頻率鎖定環(huán)電路組成的組。
6.一種集成芯片間聲音設(shè)備，所述設(shè)備包括輸入端口，所述輸入端口被耦合以從集成芯片間聲音接口總線接收輸入時(shí)鐘和輸入串行數(shù)據(jù)，所述輸入時(shí)鐘選自由所述集成芯片間聲音接口總線中的左/右時(shí)鐘和位時(shí)鐘組成的組；參考時(shí)鐘發(fā)生器,所述參考時(shí)鐘發(fā)生器產(chǎn)生具有已知參考頻率范圍內(nèi)的頻率的參考時(shí)鐘；頻率檢測(cè)器，所述頻率檢測(cè)器被耦合以接收所述輸入時(shí)鐘和所述參考時(shí)鐘，所述頻率檢測(cè)器基于所述輸入時(shí)鐘的第一頻率與所述參考時(shí)鐘的第二頻率之間的關(guān)系產(chǎn)生輸出頻率控制；第一時(shí)鐘發(fā)生器，所述第一時(shí)鐘發(fā)生器被耦合以接收所述輸出頻率控制，所述第一時(shí)鐘發(fā)生器基于所述輸出頻率控制和過采樣率產(chǎn)生第三頻率的過采樣時(shí)鐘；以及第二時(shí)鐘發(fā)生器，所述第二時(shí)鐘發(fā)生器被耦合以接收所述輸出頻率控制，所述第二時(shí)鐘發(fā)生器產(chǎn)生中間時(shí)鐘，所述中間時(shí)鐘選自由所述位時(shí)鐘和所述左/右時(shí)鐘組成的組。
7.如權(quán)利要求6所述的集成芯片間聲音設(shè)備，還包括移位寄存器，所述移位寄存器被耦合以接收所述輸入串行數(shù)據(jù)和所述輸入時(shí)鐘、所述中間時(shí)鐘，所述移位寄存器將所述輸入串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)；以及數(shù)模轉(zhuǎn)換器，所述數(shù)模轉(zhuǎn)換器被耦合以接收所述并行數(shù)據(jù)和所述過采樣時(shí)鐘，所述數(shù)模轉(zhuǎn)換器將所述并行數(shù)據(jù)轉(zhuǎn)換為模擬電壓電平。
8.如權(quán)利要求7所述的集成芯片間聲音設(shè)備，其中，所述移位寄存器還包括功能模塊， 所述功能模塊被耦合以接收所述輸入時(shí)鐘、所述中間時(shí)鐘和所述輸入串行數(shù)據(jù)，所述功能模塊確定用于每個(gè)通道的數(shù)據(jù)邊界，并且使所述輸入時(shí)鐘、所述中間時(shí)鐘和所述輸入串行數(shù)據(jù)同步。
9.如權(quán)利要求7所述的集成芯片間聲音設(shè)備，其中，所述移位寄存器還包括功能模塊， 所述功能模塊被耦合以接收所述輸入串行數(shù)據(jù)，所述功能模塊從所述輸入串行數(shù)據(jù)確定所述深度。
10.如權(quán)利要求6所述的集成芯片間聲音設(shè)備，其中，所述第一時(shí)鐘發(fā)生器接收選自由所述輸入時(shí)鐘和所述中間時(shí)鐘組成的組的一個(gè)時(shí)鐘，并且所述過采樣時(shí)鐘與所述集成芯片間聲音總線接口中的所述輸入時(shí)鐘、所述中間時(shí)鐘和所述輸入串行數(shù)據(jù)同步。
11.如權(quán)利要求6所述的集成芯片間聲音設(shè)備，其中，所述第二時(shí)鐘發(fā)生器接收選自由所述輸入時(shí)鐘和所述過采樣時(shí)鐘組成的組的一個(gè)時(shí)鐘，并且所述中間時(shí)鐘與所述集成芯片間聲音接口總線中的所述輸入時(shí)鐘和所述輸入串行數(shù)據(jù)同步。
12.如權(quán)利要求6所述的集成芯片間聲音設(shè)備，其中，所述頻率檢測(cè)器包括計(jì)數(shù)器，所述計(jì)數(shù)器被耦合以接收所述輸入時(shí)鐘和所述參考時(shí)鐘，所述計(jì)數(shù)器產(chǎn)生多位輸出，在更低頻時(shí)鐘周期內(nèi)對(duì)所述輸入時(shí)鐘與所述參考時(shí)鐘之間的更高頻時(shí)鐘的周期進(jìn)行計(jì)數(shù)，所述多位輸出是計(jì)數(shù)結(jié)果；以及處理邏輯部件，所述處理邏輯部件被耦合以接收所述多位輸出，所述處理邏輯部件產(chǎn)生所述輸出頻率控制。
13.如權(quán)利要求6所述的集成芯片間聲音設(shè)備，其中，所述第一時(shí)鐘發(fā)生器選自由鎖相環(huán)電路、延遲鎖定環(huán)電路和頻率鎖定環(huán)電路組成的組。
14.一種串行數(shù)據(jù)接口設(shè)備，所述設(shè)備包括輸入端口，所述輸入端口被耦合以從串行接口總線接收輸入時(shí)鐘、輸入控制和輸入串行數(shù)據(jù)；頻率檢測(cè)器，所述頻率檢測(cè)器被耦合以接收所述輸入時(shí)鐘和所述輸入控制，所述頻率檢測(cè)器基于所述輸入時(shí)鐘的頻率與所述輸入控制的第二頻率之間的關(guān)系產(chǎn)生輸出頻率控制；以及時(shí)鐘發(fā)生器，所述時(shí)鐘發(fā)生器被耦合以接收所述輸出頻率控制，所述時(shí)鐘發(fā)生器基于所述輸出頻率控制和過采樣率產(chǎn)生過采樣時(shí)鐘。
15.如權(quán)利要求14所述的串行數(shù)據(jù)接口設(shè)備，還包括移位寄存器，所述移位寄存器被耦合以接收所述輸入串行數(shù)據(jù)、所述輸入時(shí)鐘和所述輸入控制，所述移位寄存器將所述輸入串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)；以及數(shù)模轉(zhuǎn)換器，所述數(shù)模轉(zhuǎn)換器被耦合以接收所述并行數(shù)據(jù)和所述過采樣時(shí)鐘，所述數(shù)模轉(zhuǎn)換器將所述并行數(shù)據(jù)轉(zhuǎn)化為模擬電壓電平。
16.如權(quán)利要求14所述的串行數(shù)據(jù)接口設(shè)備，其中，所述時(shí)鐘發(fā)生器被耦合以接收選自由所述輸入時(shí)鐘和所述輸入控制組成的組的一個(gè)信號(hào)，并且所述過采樣時(shí)鐘與所述串行數(shù)據(jù)接口中的所述輸入信號(hào)、所述輸入控制和所述輸入串行數(shù)據(jù)同步。
17.如權(quán)利要求14所述的串行數(shù)據(jù)接口設(shè)備，其中，所述頻率檢測(cè)器包括參考時(shí)鐘發(fā)生器,所述參考時(shí)鐘發(fā)生器產(chǎn)生具有已知參考頻率范圍內(nèi)的頻率的參考時(shí)鐘；計(jì)數(shù)器，所述計(jì)數(shù)器被耦合以接收所述輸入時(shí)鐘和所述參考時(shí)鐘，所述計(jì)數(shù)器產(chǎn)生多位輸出，在更低頻時(shí)鐘周期內(nèi)對(duì)所述輸入時(shí)鐘與所述參考時(shí)鐘之間的更高頻時(shí)鐘的周期進(jìn)行計(jì)數(shù)，所述多位輸出是計(jì)數(shù)結(jié)果；以及處理邏輯部件，所述處理邏輯部件被耦合以接收所述多位輸出，所述處理邏輯部件產(chǎn)生所述輸出頻率控制。
18.如權(quán)利要求14所述的串行數(shù)據(jù)接口設(shè)備，其中，所述時(shí)鐘發(fā)生器選自由鎖相環(huán)電路、延遲鎖定環(huán)電路和頻率鎖定環(huán)電路組成的組。
19.一種在串行數(shù)據(jù)接口設(shè)備中產(chǎn)生過采樣時(shí)鐘的方法，所述方法包括以下步驟；從串行數(shù)據(jù)接口接收輸入控制、輸入時(shí)鐘和輸入串行數(shù)據(jù)；產(chǎn)生具有某個(gè)已知頻率范圍內(nèi)的頻率的參考時(shí)鐘；將所述參考時(shí)鐘的第一頻率與選自所述輸入時(shí)鐘和所述輸入控制的組的一個(gè)信號(hào)的第二頻率進(jìn)行比較，以基于所述第一頻率與所述第二頻率之間的關(guān)系識(shí)別輸出頻率控制； 以及基于所述輸出頻率控制產(chǎn)生所述過采樣時(shí)鐘。
20.如權(quán)利要求19所述的方法，其中，所述將所述參考時(shí)鐘的第一頻率與選自所述輸入時(shí)鐘和輸入控制的組的一個(gè)信號(hào)的第二頻率進(jìn)行比較以基于所述第一頻率與第二頻率之間的關(guān)系識(shí)別輸出頻率控制的步驟包括以下步驟在更低頻時(shí)鐘周期內(nèi)對(duì)所述參考時(shí)鐘和輸入時(shí)鐘的更高頻時(shí)鐘周期進(jìn)行計(jì)數(shù)，以產(chǎn)生多位信號(hào)；將所述多位信號(hào)與通過所述第一頻率與所述第二頻率之間的關(guān)系識(shí)別的可用選項(xiàng)進(jìn)行比較；以及識(shí)別所述輸出頻率控制。
全文摘要
本發(fā)明的各個(gè)實(shí)施方案涉及在內(nèi)部產(chǎn)生高頻過采樣時(shí)鐘信號(hào)的過采樣電子組件的系統(tǒng)、設(shè)備和方法。所產(chǎn)生的過采樣時(shí)鐘自動(dòng)與串行數(shù)據(jù)鏈路中的輸入時(shí)鐘和輸入串行數(shù)據(jù)同步，并且適應(yīng)諸如位深度和過采樣率的預(yù)定參數(shù)。
文檔編號(hào)H03L7/18GK102545896SQ20111036623
公開日2012年7月4日 申請(qǐng)日期2011年11月17日 優(yōu)先權(quán)日2010年12月17日
發(fā)明者M·薩默斯, M·費(fèi)爾德 申請(qǐng)人:美信集成產(chǎn)品公司