專利名稱：低泄漏功率檢測電路的制作方法
技術領域：
本發(fā)明涉及低泄漏功率檢測電路。
背景技術：
如今，各種利用電池供電的便攜式設備變得普及，比如移動電話、筆記本電腦等等。每種便攜式設備都可以采用多個集成電路。每個集成電路都可以包括大量晶體管。在有源模式期間，邏輯狀態(tài)的變化導致了晶體管的柵極上的多個充電和放電過程，以及晶體管的輸出寄生電容器上電壓的對應變化。因為晶體管的物理性質，在上述邏輯狀態(tài)變化期間的浪費的能量是無法避免的。另一方面，當集成電路處于空閑模式時，泄漏電流是主要的功率損失。集成電路的泄漏電流可以由多種原因造成。然而，通過良好的設計可以降低泄漏電流功率損耗，從而延長電池壽命。諸如計算機的電子設備可以根據特定的上電順序而上電。例如，計算機的外圍設備的上電可以早于其核心設備。外圍設備的早期斜坡上升(ramp up)可以產生邏輯狀態(tài)，其中，對于外圍設備來說，高電壓為打開，對于核心設備來說，低電壓是關閉?？蛇x地，當計算機進入節(jié)能模式時，計算機的系統管理單元可以關閉一些低電壓軌，從而節(jié)省功耗。在每種情況下，一些邏輯器件并不設置為固定邏輯狀態(tài)。結果，可能會因此產生泄漏電流。而且，還有其他原因導致集成電路產生泄漏電流。串聯連接的N型金屬氧化物半導體(NMOS)晶體管和P型金屬氧化物半導體(PMOS)晶體管之間的直通路徑是泄漏電流的主要來源。例如，在具有兩個電壓電平的集成電路中。也就是說，高電壓電平(例如，3.3V)用于向輸入/輸出(I/O)器件供電。低電壓電平(例如，I. 2V)用于向諸如中央處理器(CPU)的核心器件供電。兩個電壓電平的不匹配可能會導致邏輯錯誤。更具體地來說，帶有串聯連接的NMOS晶體管和PMOS晶體管的I/O緩沖器可以從核心器件的輸出端接收不充足的柵極驅動電壓信號。這種不充足的柵極驅動電壓信號由于其不充分電壓電平，導致在來自核心器件的輸出端的高電壓電平和較低電壓下運行的晶體管產生不確定邏輯，該核心器件部分導通NMOS晶體管并且部分關斷PMOS晶體管。NMOS晶體管和PMOS晶體管的同步傳導導致產生了較大的泄漏電流。如此大的泄露電流可能會增大功率損耗。因此，便攜式設備的電池壽命可能會大大降低。

發(fā)明內容
為了解決上述問題，本發(fā)明提出一種器件，包括第一開關，包括第一控制端，連接到控制器的輸出端；第二控制端，連接到緩沖器的輸出端；第一端，通過連接接收信號，信號具有邏輯高狀態(tài)，邏輯高狀態(tài)的振幅等于低電壓電勢；以及第二端，被配置為產生邏輯高狀態(tài)，邏輯高狀態(tài)的振幅等于高電壓電勢，其中，第二端連接到緩沖器的輸入端；第二開關，連接在緩沖器的輸出端和緩沖器的輸入端之間；以及控制器，被配置為接收信號。其中，第一開關是傳輸門。其中，第二開關是P型金屬氧化物半導體PMOS晶體管，PMOS晶體管的柵極接地。
其中，控制器由高電壓電勢供電。其中，第一開關配置為使得當信號具有邏輯低狀態(tài)時，第一開關導通；以及在緩沖器的輸出端產生具有高電壓電勢的邏輯高狀態(tài)之前，第一開關保持導通。
其中，第一開關被配置為，當信號從邏輯低狀態(tài)變化為邏輯高狀態(tài)時，在信號之前的邏輯狀態(tài)能夠傳送到緩沖器的輸入端之后，第一開關關斷。其中，第二開關配置為導通，從而使得緩沖器的輸入端連接到緩沖器的輸出端。其中，控制器進一步包括第一模塊，具有串聯連接的第一 PMOS晶體管和第一NMOS晶體管，產生控制器的輸出；以及第二模塊，具有串聯連接的第二 NMOS晶體管、第三NMOS晶體管和第四NMOS晶體管，產生電壓降以驅動第一 PMOS晶體管。本發(fā)明還提供了一種系統，包括磁芯緩沖器，接收輸入信號，并且產生具有邏輯高狀態(tài)的信號，邏輯高狀態(tài)的振幅等于低電壓電勢；低泄漏功率檢測電路，包括第一開關，包括第一控制端，連接到控制器的輸出端；第二控制端，連接到緩沖器的輸出端；第一端，通過連接接收信號，信號具有邏輯高狀態(tài)，邏輯高狀態(tài)的振幅等于低電壓電勢；以及第二端，被配置為產生邏輯高狀態(tài)，邏輯高狀態(tài)的振幅等于高電壓電勢，其中，第二端連接到緩沖器的輸入端；第二開關，連接在緩沖器的輸出端和緩沖器的輸入端之間；以及控制器，配置為接收信號；緩沖器的輸入部分包括串聯連接的至少一個P型金屬氧化物半導體PMOS晶體管和一個N型金屬氧化物半導體NMOS晶體管。其中，緩沖器包括又一對PMOS晶體管和NMOS晶體管。其中，緩沖器由高電壓電勢供電。其中，磁芯緩沖器由低電壓電勢供電。該系統進一步包括第二緩沖器，連接到緩沖器的輸出端。其中，低泄漏功率檢測電路被配置為，在接收到振幅等于低電壓電勢的邏輯高狀態(tài)之后，低泄漏功率檢測電路產生邏輯高狀態(tài)，邏輯高狀態(tài)的振幅等于高電壓電勢。該系統進一步包括在接收振幅等于低電壓電勢的邏輯高狀態(tài)、與產生振幅等于高電壓電勢的地電位的邏輯高狀態(tài)之間存在延遲。本發(fā)明還提出了一種方法，包括將第一數字信號提供到磁芯緩沖器，磁芯緩沖器由低電壓電勢供電；產生具有邏輯高狀態(tài)的第二數字信號，邏輯高狀態(tài)的振幅等于低電壓電勢；通過連接在磁芯緩沖器和緩沖器之間的第一開關，將振幅等于低電壓電勢的邏輯高狀態(tài)發(fā)送到緩沖器的輸入端；將第一開關關斷；通過第二開關將緩沖器的輸出端連接到緩沖器的輸入端；以及在緩沖器的輸入端處，將振幅等于低電壓電勢的邏輯高狀態(tài)轉換為振幅等于高電壓電勢的邏輯高狀態(tài)。該方法進一步包括在延遲之后，當第二數字信號由邏輯低狀態(tài)變化為邏輯高狀態(tài)時，提供控制信號，從而將第一開關關斷。其中，延遲是第一開關關斷期間的時間段。該方法進一步包括在第一 PMOS晶體管和第一 NMOS晶體管之間的第一接點上產生控制信號；將控制信號發(fā)送到第一開關的第一控制端；在第二 NMOS晶體管和第三NMOS晶體管之間的第二接點上產生PMOS控制信號；以及將PMOS控制信號發(fā)送到第一 PMOS晶體管的柵極。
其中，第一開 關是傳輸門，第二開關是PMOS晶體管。


為了全面理解本發(fā)明及其優(yōu)點，現在結合附圖進行以下描述作為參考，其中圖IA-圖IB示出了根據實施例的具有低泄漏功率檢測電路的示例性集成電路的框圖；圖2示出了圖IA中所示出的低泄漏功率檢測電路的框圖；圖3示出了圖2中所示出的控制器的詳細框圖以及低泄漏功率檢測電路的運行。除非另有說明，不同附圖中的參考數字和符號通常指的是對應部件。繪制出附圖，以清晰地示出實施例的相關方面，并且這些附圖沒有必要按比例繪制。
具體實施例方式下面，詳細討論優(yōu)選實施例的制造和使用。然而，應該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實現的可應用的創(chuàng)造性概念。所討論的具體實施例僅僅示出制造和使用本發(fā)明的具體方式，而不用于限制本發(fā)明的范圍。將針對特定語境(即運行在兩個供電電勢(supply potential)中的集成電路)中的實施例描述本發(fā)明。然而，本發(fā)明還可以應用到各種運行在兩個供電電勢中的集成電路。首先參考圖1A，圖IA示出了根據實施例的帶有低泄漏功率檢測電路示例性集成電路的框圖。示例性集成電路包括磁芯緩沖器106、低泄漏功率檢測電路100、緩沖器122、以及輸入/輸出(I/O)緩沖器104。緩沖器122和低泄漏功率檢測電路100由電壓電勢VDDPST供電。磁芯緩沖器106由電壓電勢VDD供電。根據實施例，VDDPST是用于為需要較高供電電勢(例如，3. 3V)的I/O電路供電的電壓。相反，VDD是用于驅動核心電路的低供電電勢(例如，1.2V)。磁芯緩沖器106接收控制信號，并且產生信號108。因為磁芯緩沖器106由VDD供電，所以信號108的邏輯高狀態(tài)基本上等于VDD。低泄漏功率檢測電路100接收來自磁芯緩沖器106的信號108，以及來自緩沖器122的輸出端的信號112，然后產生信號110，該信號110帶有邏輯高狀態(tài)基本上等于VDDPST。緩沖器122接收信號110，并且產生信號112。I/O緩沖器104具有與信號112相連的輸入端。通過使用低泄漏功率檢測電路100，可以降低流過高供電電勢到接地供電電勢的泄漏電流。如圖IB所示，串聯連接的P型金屬氧化物半導體(PMOS)晶體管116和N型金屬氧化物半導體(NMOS)晶體管114形成為緩沖器122的一部分(stage)。應當注意，盡管在圖IB中，緩沖器122包括兩個PMOS晶體管和兩個NMOS晶體管，但是，緩沖器122可以包含任意數量的PMOS晶體管和NMOS晶體管。例如，多個PMOS晶體管可以首先并聯連接，然后再與多個并聯連接的NMOS晶體管串聯連接。圖IB中所示出的晶體管的限定數量僅僅是為了清楚地示出各個實施例的發(fā)明方面。本發(fā)明并不限于特定數量的晶體管。如圖IB所示，如果信號108直接連接到緩沖器122的輸入端，則信號108的邏輯高狀態(tài)(例如，I. 2V)對于關斷PMOS晶體管116來說可能不夠高，這是因為，PMOS晶體管116固定在高電壓電勢VDDPST (例如，3. 3V)。同時，信號108的邏輯高狀態(tài)(例如，1.2V)能夠導通NMOS晶體管114。因此，泄漏電流流過由NMOS晶體管114和PMOS晶體管116形成的路徑。低泄漏功率檢測電路100的優(yōu)越特性是，通過在磁芯緩沖器106和緩沖器122之間使用低泄漏功率檢測電路100，可以大大減小流過緩沖器122的泄漏電流。應當注意，盡管圖IB示出了緩沖器122的輸入部分，但是，低泄漏功率檢測電路100能夠應用到其他在高供電電勢和接地供電電勢之間具有泄漏電流的器件。再次參考圖1A，低泄漏功率檢測電路100能夠將具有低電壓電勢(例如，I. 2V)的邏輯高狀態(tài)轉換為具有高電壓電勢(例如，3. 3V)的邏輯高狀態(tài)。如圖IB所示，PMOS晶體管116連接到高電壓電勢VDDPST。當信號110的邏輯狀態(tài)由低變?yōu)楦邥r，從低泄漏功率檢測電路100產生的信號110能夠將PMOS晶體管116關斷。低泄漏功率檢測電路100的詳細運行方式將在下文中結合圖3進行描述。圖2示出了低泄漏功率檢測電路100的框圖。低泄漏功率檢測電路100包括控制器200、傳輸門202和反饋通道204。反饋通道204包括PMOS晶體管M6，該PMOS晶體管M6連接在緩沖器122的輸出端和輸入端之間。PMOS晶體管M6的柵極連接到VSS，VSS通常固定接地。如圖2所示，PMOS晶體管M6通常導通，并且在緩沖器122的輸出端和輸入端之間 提供反饋通道。如本領域所公知，在本文中，沒有詳細討論傳輸門202的運行方式。傳輸門202包括并聯連接的NMOS晶體管M5和PMOS晶體管M4。PMOS晶體管M4和NMOS晶體管M5形成信號開關，該信號開關具有輸入端和輸出端，該輸入端連接到信號108，該輸出端連接到緩沖器122的輸入端。傳輸門202還包括兩個接收控制信號的柵極。PMOS晶體管M4的柵極連接到緩沖器122的輸出端，NMOS晶體管M5的柵極連接到控制器200的輸出端。通過高電壓電勢VDDPST對控制器200加偏壓?？刂破?00的輸入端連接到信號108。在圖2中，傳輸門202用作開關。響應于PMOS晶體管M4的柵極和NMOS晶體管M5的柵極上的控制信號，信號108能夠通過傳輸門202所提供的通路，進而到達緩沖器122。另一方面，傳輸門202可以通過關斷NMOS晶體管M5和PMOS晶體管M4，從而防止緩沖器122接收到信號108。如圖2所示，傳輸門202的控制信號分別從控制器200的輸出端和緩沖器122的輸出端獲得。下面將參考圖3，詳細描述控制器200的工作原理。圖3進一步示出了圖2中所示出的控制器200的詳細框圖?？刂破?00包括傳輸門控制模塊302和PMOS柵極控制模塊304。傳輸門控制模塊302包括PMOS晶體管M2和NMOS晶體管M3。PMOS晶體管M2和NMOS晶體管M3串聯連接在VDDPST和地電位之間。PMOS晶體管M2和NMOS晶體管M3之間的連接點是傳輸門控制模塊302的輸出端。NMOS晶體管M3的柵極連接到信號108，PMOS晶體管M2的柵極連接到PMOS柵極控制模塊304?？傊瑐鬏旈T控制模塊302為傳輸門202產生門控制信號。PMOS柵極控制模塊304包括串聯連接的三個NMOS晶體管，即Ml、M7和M8。NMOS晶體管Ml的漏極連接到VDDPST，其柵極固定到其漏極、其源極連接到NMOS晶體管M7的源極。NMOS晶體管M7是本位(native) NMOS晶體管，其柵極連接到VSS，源極連接到NMOS晶體管M8的漏極。NMOS晶體管M8的柵極連接到信號108，源極接地。NMOS晶體管Ml和NMOS晶體管M7之間的連接點是PMOS柵極控制模塊304的輸出端。PMOS柵極控制模塊304的輸出端可以提供電壓降，用于驅動PMOS晶體管M2?？傊?，傳輸門控制模塊302和PMOS柵極控制模塊304形成控制器200。響應于信號108的邏輯狀態(tài)變化，控制器200產生門信號(gate signal),從而控制NMOS晶體管M5的導通/關斷。應當注意,盡管傳輸門控制模塊302包括串聯連接的一個NMOS和一個PMOS，PMOS柵極控制模塊304包括串聯連接的三個NMOS晶體管，但是，本文所示出的晶體管的限定數量僅僅是為了清晰示出各個實施例的發(fā)明方面。本領域普通技術人員可以作出許多變化、替代和改變。圖3進一步示出了低泄漏功率檢測電路100的運行方式。選擇信號108、206、110和112來示出低泄漏功率檢測電路100的運行方式。如圖3中所示，假設信號108開始時處于邏輯高狀態(tài)。應該注意，信號108的邏輯高狀態(tài)具有低電壓電勢(例如，1.2V)，這是因為，信號108由磁芯緩沖器106 (在圖3中未示出，但在圖IA中示出)產生，而該磁芯緩沖器106由具有低電壓電勢的VDD供電。當信號108在虛線I標出的第一時間實例處產生下降沿時，響應于信號108的邏輯狀態(tài)從邏輯高狀態(tài)變化到邏輯低狀態(tài)，NMOS晶體管M3和M8關斷。因此，VDDPST通過PMOS晶體管M2將NMOS晶體管M5 (由波形206所示)的柵極充電，從而將NMOS晶體管M5導通。因此，信號108的邏輯低狀態(tài)(稱為信號110)傳送到緩沖器122的輸入端。在時間實例I時，所示出的波形110的邏輯狀態(tài)從邏輯高改變?yōu)檫壿嫷?。信?10上的邏輯低狀態(tài)還確 定出緩沖器122的輸出(稱為信號112)為低(見時間實例I處的波形112)。信號112處的邏輯低狀態(tài)進一步將PMOS晶體管M4導通。NMOS晶體管M5和PMOS晶體管M4均導通使得傳輸門202起到了導通的開關的作用，從而使得信號108能夠到達緩沖器122的輸入端。因為邏輯低狀態(tài)可以將NMOS晶體管114(未在圖3中示出，但在圖IB中示出)關斷，所以信號108的邏輯低狀態(tài)不會導致產生流過緩沖器122的泄漏電流。另一方面，當信號108的上升沿發(fā)生在通過虛線2標出的第二時間實例中時，響應于信號108的邏輯狀態(tài)變化，NMOS晶體管M3導通。在通過虛線3標出的第三時間實例之前，NMOS晶體管M5將不會完全放電。在本實例中，PMOS晶體管M4完全導通。在虛線2和虛線3之間的時間段期間，NMOS晶體管M5保持導通，信號108的邏輯高狀態(tài)通過匪OS晶體管M5和PMOS晶體管M4傳送到緩沖器122的輸入端。如波形110中所示，虛線2和虛線3之間的時間段期間的信號110的振幅等于低電壓電勢(例如，I. 2V)。緩沖器122的輸入端上的這種低電壓電勢對于關斷PMOS晶體管116(未在圖3中示出，但在圖IB中示出)來說可能不夠高。然而，信號的邏輯高狀態(tài)能夠導通緩沖器122中的NMOS晶體管114(未在圖3中示出，但在圖IB中示出)。導通了的緩沖器122的NMOS晶體管114產生了邏輯低狀態(tài)。這種邏輯低狀態(tài)會在緩沖器122的輸出端產生邏輯高狀態(tài)。響應于緩沖器122的邏輯高狀態(tài)，信號112的電壓振幅基本上等于VDDPST(見虛線2和虛線3之間的時間段期間，波形112從邏輯低變化為邏輯高)。當信號112上的邏輯高狀態(tài)完全形成之后，具有VDDPST電壓振幅的邏輯高電平通過反饋通道204傳送到信號110。如圖3中所示，波形110示出，當波形112從邏輯低狀態(tài)變化到邏輯高狀態(tài)時，信號110上的電壓從等于VDD的低電壓電勢躍升到等于VDDPST的高電壓電勢。這種躍升有助于完全關斷緩沖器122中的PMOS晶體管116 (未示出)。因此，避免了泄漏電流流過緩沖器122的同時導通的NMOS晶體管114和PMOS晶體管116 (未示出)。信號112的高電壓電勢等于VDDPST，該高電壓電勢還將PMOS晶體管M4的柵極關斷。在晶體管M4和M5完全關斷之后，可以避免產生從信號110上的高電壓電勢到信號108上的低電壓電勢的泄漏電流。盡管已經詳細地描述了本發(fā)明及其優(yōu)點，但應該理解，可以在不背離所附權利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。
而且，本申請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員應理解，通過本發(fā)明，現有的或今后開發(fā)的用于執(zhí)行與根據本發(fā)明所采用的所述相應實施例基本相同的功能或獲得基本相同結果的工藝、機器、制造，材料組分、裝置、方法或步驟根據本發(fā)明可以被使用。因此，所附權利要求應該包括在這樣的工藝、機器、制造、材料組分、裝置、方法或步驟的范圍內
權利要求
1.一種器件，包括 第一開關，包括 第一控制端，連接到控制器的輸出端； 第二控制端，連接到緩沖器的輸出端； 第一端，通過連接接收信號，所述信號具有邏輯高狀態(tài)，所述邏輯高狀態(tài)的振幅等于低電壓電勢；以及 第二端，被配置為產生邏輯高狀態(tài)，所述邏輯高狀態(tài)的振幅等于高電壓電勢，其中，所述第二端連接到所述緩沖器的輸入端； 第二開關，連接在所述緩沖器的輸出端和所述緩沖器的輸入端之間；以及 控制器，被配置為接收所述信號。
2.根據權利要求I所述的器件，其中，所述第一開關是傳輸門。
3.根據權利要求I所述器件，其中，所述第二開關是P型金屬氧化物半導體PMOS晶體管，所述PMOS晶體管的柵極接地。
4.根據權利要求I所述的器件，其中，所述第一開關配置為使得 當所述信號具有邏輯低狀態(tài)時，所述第一開關導通；以及 在所述緩沖器的輸出端產生具有所述高電壓電勢的邏輯高狀態(tài)之前，所述第一開關保持導通。
5.根據權利要求I所述的器件，其中，所述第一開關被配置為，當所述信號從邏輯低狀態(tài)變化為邏輯高狀態(tài)時，在所述信號之前的邏輯狀態(tài)能夠傳送到所述緩沖器的輸入端之后，所述第一開關關斷。
6.根據權利要求I所述的器件，其中，所述控制器進一步包括 第一模塊，具有串聯連接的第一 PMOS晶體管和第一 NMOS晶體管，產生所述控制器的輸出；以及 第二模塊，具有串聯連接的第二 NMOS晶體管、第三NMOS晶體管和第四NMOS晶體管，產生電壓降以驅動所述第一 PMOS晶體管。
7.一種系統,包括 磁芯緩沖器，接收輸入信號，并且產生具有邏輯高狀態(tài)的信號，所述邏輯高狀態(tài)的振幅等于低電壓電勢； 低泄漏功率檢測電路，包括 第一開關，包括 第一控制端，連接到控制器的輸出端； 第二控制端，連接到緩沖器的輸出端； 第一端，通過連接接收信號，所述信號具有邏輯高狀態(tài)，所述邏輯高狀態(tài)的振幅等于低電壓電勢；以及 第二端，被配置為產生邏輯高狀態(tài)，所述邏輯高狀態(tài)的振幅等于高電壓電勢，其中，所述第二端連接到所述緩沖器的輸入端； 第二開關，連接在所述緩沖器的輸出端和所述緩沖器的輸入端之間；以及 控制器，配置為接收所述信號； 所述緩沖器的輸入部分包括串聯連接的至少一個P型金屬氧化物半導體PMOS晶體管和一個N型金屬氧化物半導體NMOS晶體管。
8.根據權利要求7所述的系統，其中，所述緩沖器包括又一對PMOS晶體管和NMOS晶體管。
9.根據權利要求7所述的系統，進一步包括在接收振幅等于所述低電壓電勢的所述邏輯高狀態(tài)、與產生振幅等于所述高電壓電勢的地電位的所述邏輯高狀態(tài)之間存在延遲。
10.一種方法，包括 將第一數字信號提供到磁芯緩沖器，所述磁芯緩沖器由低電壓電勢供電； 產生具有邏輯高狀態(tài)的第二數字信號，所述邏輯高狀態(tài)的振幅等于所述低電壓電勢；通過連接在所述磁芯緩沖器和所述緩沖器之間的第一開關，將振幅等于所述低電壓電勢的所述邏輯高狀態(tài)發(fā)送到所述緩沖器的輸入端； 將所述第一開關關斷； 通過第二開關將所述緩沖器的輸出端連接到所述緩沖器的輸入端；以及在所述緩沖器的輸入端處，將振幅等于所述低電壓電勢的所述邏輯高狀態(tài)轉換為振幅等于高電壓電勢的邏輯高狀態(tài)； 并且，該方法進一步包括在延遲之后，當所述第二數字信號由邏輯低狀態(tài)變化為邏輯高狀態(tài)時，提供控制信號，從而將所述第一開關關斷。
全文摘要
一種低泄漏功率檢測電路，并且具體地，涉及一種減小泄漏電流電路，包括傳輸門、反饋通道以及控制器，該控制器位于提供有第一電壓電勢的第一器件和提供有第二電壓電勢的第二器件之間。第一器件和第二器件之間的電勢不匹配可能會導致產生流過第二器件的輸入部分的泄漏電流。通過使用低泄漏功率檢測電路，由第一器件產生的邏輯高狀態(tài)可以轉換為振幅基本上等于第二電壓電勢的邏輯高狀態(tài)。
文檔編號H03K17/56GK102638254SQ201110229010
公開日2012年8月15日 申請日期2011年8月10日 優(yōu)先權日2011年2月15日
發(fā)明者王文翰 申請人:臺灣積體電路制造股份有限公司