專(zhuān)利名稱(chēng)：提高逐次逼近adc輸出信噪比的轉(zhuǎn)換和校準(zhǔn)算法及adc的制作方法
提高逐次逼近ADC輸出信噪比的轉(zhuǎn)換和校準(zhǔn)算法及ADC技術(shù)領(lǐng)域
本發(fā)明主要應(yīng)用于各類(lèi)使用逐次逼近式原理完成轉(zhuǎn)換過(guò)程的模數(shù)轉(zhuǎn)換器中對(duì)轉(zhuǎn) 換器的輸出結(jié)果進(jìn)行修正，達(dá)到提高轉(zhuǎn)換器整體輸出信噪比的效果，屬于模數(shù)轉(zhuǎn)換器校準(zhǔn) 算法的技術(shù)領(lǐng)域。
背景技術(shù)：
隨著科技的飛速發(fā)展，現(xiàn)在數(shù)字信號(hào)的處理技術(shù)越來(lái)越成熟，我們現(xiàn)在可以使用 強(qiáng)大、靈活而可靠的數(shù)字信號(hào)處理(DSP)器來(lái)完成對(duì)各類(lèi)信息的處理操作。但是真實(shí)世界 中的信號(hào)都是模擬量，在通過(guò)數(shù)字形式對(duì)模擬信號(hào)進(jìn)行處理之前，我們首先需要把模擬信 號(hào)變換為數(shù)字信號(hào)。因而模數(shù)轉(zhuǎn)換器(ADC)就成為數(shù)模混合系統(tǒng)的重要組成部分。
逐次逼近式模數(shù)轉(zhuǎn)換器(SAR ADC)是中等采樣率，中等至高分辨率應(yīng)用的常見(jiàn)結(jié) 構(gòu)。通過(guò)采用二分搜索算法不斷縮小模擬輸入信號(hào)可能的范圍實(shí)現(xiàn)量化。SAR ADC的分辨 率一般為8位至16位，具有低功耗、小尺寸等特點(diǎn)。這些特點(diǎn)使SARADC獲得了很廣的應(yīng)用 范圍，例如便攜式電池供電儀表、筆輸入量化器、工業(yè)控制和數(shù)據(jù)信號(hào)采集器等。
對(duì)于SAR結(jié)構(gòu)，比較器是一個(gè)關(guān)鍵部件。比較器的精度必須與整個(gè)ADC —樣高。對(duì) 于高精度的應(yīng)用場(chǎng)合，比較器的輸入噪聲成為一個(gè)不可忽略的性能制約因素，導(dǎo)致ADC整 體輸出信噪比的下降。而設(shè)計(jì)具有較低輸入噪聲的比較器需要以消耗更多的版圖面積和功 耗為代價(jià)。因此，在不改變已有比較器輸入噪聲的前提下，通過(guò)簡(jiǎn)便的方法提高ADC整體輸 出信噪比具有實(shí)際應(yīng)用價(jià)值。發(fā)明內(nèi)容
技術(shù)問(wèn)題本發(fā)明旨在給出一種能夠在原有的逐次逼近式模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換過(guò)程 基礎(chǔ)上通過(guò)少量的修改，在不改變已有比較器輸入噪聲的前提下，通過(guò)一定的校準(zhǔn)算法額 外的提高模數(shù)轉(zhuǎn)換器整體的輸出信噪比。
技術(shù)方案發(fā)明針對(duì)逐次逼近式模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換過(guò)程，提出一種改進(jìn)的DAC電 容陣列結(jié)構(gòu)以及對(duì)應(yīng)的控制邏輯和校準(zhǔn)算法。在傳統(tǒng)二進(jìn)制權(quán)重DAC電容陣列的最后一個(gè) 接固定電位的LSB單元電容C。作為附加周期的DAC電容；同時(shí)，在原有SAR ADC比較周期 完成之后再增加一次比較操作，并根據(jù)此次比較結(jié)果對(duì)原ADC量化結(jié)果輸出進(jìn)行校準(zhǔn)，在 統(tǒng)計(jì)意義上改善ADC的整體輸出信噪比。
SAR ADC的工作原理是將外界輸入電壓信號(hào)不斷的與內(nèi)部的DAC產(chǎn)生的電壓信號(hào) 進(jìn)行比較得到輸出，內(nèi)部DAC是SAR ADC的一個(gè)模塊，本技術(shù)方案中提到的電容陣列均為內(nèi) 部DAC的組成部分。
本改進(jìn)的ADC和傳統(tǒng)的逐次逼近模數(shù)轉(zhuǎn)換器相比，多了一個(gè)附加的校準(zhǔn)周期，傳 統(tǒng)的逐次逼近ADC的工作原理以及電容陣列的連接方式和本文中所講的校準(zhǔn)周期之前的 步驟一樣，最低位比較完成即直接輸出轉(zhuǎn)換數(shù)字量。
有益效果與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于
1、本發(fā)明所提出的校準(zhǔn)算法所需要的電路無(wú)需在原有的二進(jìn)制電容陣列基礎(chǔ)上 增加額外的DAC電容，只需要將原有電容陣列的最后一個(gè)接固定電位的LSB單元電容作為 附加比較周期的DAC電容，具有硬件電路改動(dòng)規(guī)模小的特點(diǎn)。
2、本發(fā)明所提出的校準(zhǔn)算法通過(guò)逐次逼近式模數(shù)轉(zhuǎn)換器原有的轉(zhuǎn)換過(guò)程之后增 加一次比較操作，并根據(jù)此次比較結(jié)果對(duì)原有量化結(jié)果輸出進(jìn)行修正。比較器增加一次比 較操作所多消耗的功耗代價(jià)要優(yōu)于傳統(tǒng)結(jié)構(gòu)通過(guò)重新設(shè)計(jì)具有更低噪聲的比較器以達(dá)到 相同的整體輸出信噪比提升的功耗代價(jià)。
3、本發(fā)明所提出的校準(zhǔn)算法根據(jù)原有轉(zhuǎn)換過(guò)程的最后一次比較結(jié)果輸出和附加 的比較結(jié)果輸出完成校準(zhǔn)操作，所使用的校準(zhǔn)算法具有方法簡(jiǎn)單，硬件實(shí)現(xiàn)代價(jià)小的優(yōu)點(diǎn)。


圖1為本發(fā)明的帶校準(zhǔn)的η位逐次逼近型模數(shù)轉(zhuǎn)換器框圖2為本發(fā)明的逐次逼近型模數(shù)轉(zhuǎn)換器校準(zhǔn)算法流程圖3為本發(fā)明的帶校準(zhǔn)算法的5位SAR ADC轉(zhuǎn)換及校準(zhǔn)時(shí)序圖4為本發(fā)明的校準(zhǔn)算法對(duì)η位逐次逼近型模數(shù)轉(zhuǎn)換器的信號(hào)噪聲失真比的改善 仿真曲線(xiàn)圖；具體實(shí)施方式
以下將結(jié)合附圖和具體實(shí)例對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。實(shí)例以二進(jìn)制權(quán)重電容式結(jié) 構(gòu)作為DAC的實(shí)現(xiàn)形式。但是對(duì)于以電阻式或者阻容混合式等其他方式實(shí)現(xiàn)的二進(jìn)制權(quán)重 形式的SAR ADC內(nèi)部DAC，同樣可以實(shí)現(xiàn)本校準(zhǔn)算法。
如附圖1所示，為帶有校準(zhǔn)模塊的η位逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)。校準(zhǔn)模 塊與電容C。及其開(kāi)關(guān)電路共同實(shí)現(xiàn)ADC的校準(zhǔn)。
以SAR ADC簡(jiǎn)化比較轉(zhuǎn)換過(guò)程說(shuō)明該ADC的轉(zhuǎn)換及校準(zhǔn)過(guò)程
采樣周期
所有DAC電容的上極板接Vcm，上極板與比較器正輸入端相連的DAC電容的下極板 接差分輸入信號(hào)正端Vip ；上極板與比較器負(fù)輸入端相連的DAC電容的下極板接差分輸入 信號(hào)負(fù)端Vin。
AD轉(zhuǎn)換開(kāi)始
首先，所有DAC電容的下極板斷開(kāi)與Vcm的連接。
將SAR邏輯控制中寄存器最高位B1置1，剩余低位化-民置0，附加位B。置0 ；同時(shí) 該數(shù)字量控制DAC中上極板與比較器正輸入端相連的最高位電容下極板接Vref，上極 板與比較器正輸入端相連的其余DAC電容以及上極板與比較器正輸入端相連的附加DAC電 容的下極板均接地；上極板與比較器負(fù)輸入端相連的最高位電容下極板接地，上極板 與比較器負(fù)輸入端相連的其余DAC電容以及上極板與比較器負(fù)輸入端相連的附加DAC電容 的下極板均接Vref (即當(dāng)寄存器的某一位民為1時(shí)，上極板與比較器正輸入端相連的對(duì)應(yīng) DAC電容下極板接Vref，上極板與比較器負(fù)輸入端相連的對(duì)應(yīng)DAC電容下極板接地；當(dāng)寄存 器的某一位Bn為0時(shí)，上極板與比較器正輸入端相連的對(duì)應(yīng)DAC電容下極板接地，上極板 與比較器負(fù)輸入端相連的對(duì)應(yīng)DAC電容下極板Vref)。經(jīng)DAC轉(zhuǎn)換，將差分輸入信號(hào)Vid =Vin-Vin傳遞給比較器輸入電壓Vx (Vx指圖1中比較器輸入差分電壓)進(jìn)行比較。若Vx > 0， 說(shuō)明輸入信號(hào)Vid > 0，將SAR邏輯控制中寄存器最高位B1的1變?yōu)?，同時(shí)將次高位化置 LVx下降Vref/2后進(jìn)行第二次比較；若Vx < 0，說(shuō)明數(shù)字量還不夠大，保留最高位B1的1， 且還須將下一位化置1，VX上升Vref/2后進(jìn)行第二次比較。這樣逐次比較下去，每一次DAC 對(duì)Vx升高或降低的幅度均為前一次的1/2，一直到最低位Bn為止。逐次逼近寄存器的邏輯 狀態(tài)就是待轉(zhuǎn)換的模擬輸入電壓Vid的數(shù)字量，從高位到低位依次為B1 B2 B3……Bn，將該數(shù) 字量寫(xiě)入校準(zhǔn)模塊中的寄存器中。
隨后進(jìn)入校準(zhǔn)周期，校準(zhǔn)算法流圖如附圖2所示，首先判斷Bn位的值
1)若民=1，SAR邏輯控制中寄存器最低位Bn保持不變，但同時(shí)通過(guò)邏輯控制電 路將該位對(duì)應(yīng)的電容按照為0的方式連接，其余位保持不變，經(jīng)過(guò)DAC轉(zhuǎn)換將Vx電位降 低了 ILSB(最小可分辨信號(hào))所對(duì)應(yīng)的電壓，將Vx送入比較器比較，若Vx>0，則將附加位 B。置為1，否則B。置為0;
2)若Bn = 0，則保持B1 B2 B3……Bn的值不變，同時(shí)將Bc對(duì)應(yīng)的位置為1 (未采用 該校準(zhǔn)算法的SAR ADC該位恒置為0)，經(jīng)過(guò)DAC轉(zhuǎn)換將Vx電位提高了 ILSB所對(duì)應(yīng)的電壓， 將Vx送入比較器比較，若Vx > 0，則將標(biāo)志位B。置為1，否則B。置為0。
校準(zhǔn)算法根據(jù)民和民的值判斷是否需要校準(zhǔn)，若Bn和B。同為1，則將原量化結(jié)果 B1 B2 B3……B1JHl作為該次量化的校準(zhǔn)后輸出；若Bn和B。同為0，則將原量化結(jié)果B1 B2 B3……8 減1(減1或加1，在不同的電路結(jié)構(gòu)中或比較方式中可能不同)作為該次量化的 校準(zhǔn)后輸出；若&和B。不同，則對(duì)原量化結(jié)果不做修改，直接輸出B1 B2 B3……BJt為該次 量化的校準(zhǔn)后輸出。
為了更清晰說(shuō)明該校準(zhǔn)過(guò)程，以帶校準(zhǔn)電路的5位SAR ADC轉(zhuǎn)換及校準(zhǔn)時(shí)序圖(附 圖3)為例說(shuō)明。從數(shù)學(xué)上講，將一個(gè)0 31的十進(jìn)制的數(shù)Vin轉(zhuǎn)換為5位的二進(jìn)制數(shù)，有 如下表達(dá)式
Vin = B1X 24+B2 X 23+B3 X 22+B4 X 21+ X 2°
在確定第1位(最高位)的值時(shí)，預(yù)先將&置為1，其后的位為0，即判斷Vx = Vin-24的值的正負(fù)，若為正，則將B1輸出為1，同時(shí)將Vx變?yōu)閂x-23 ；若為負(fù)，則B1輸出為0， 同時(shí)將Vx變?yōu)閂x+23 ；以此類(lèi)推，逐位進(jìn)行判決，可得出二進(jìn)制數(shù)。
實(shí)際電路中，由于比較器不可避免的會(huì)受到熱噪聲等非理想因素，比較器輸入電 壓較小時(shí)，可能會(huì)出現(xiàn)判決錯(cuò)誤，附圖3中，在W!aSe2中可能判決錯(cuò)誤，用圖中的虛線(xiàn)表示。 錯(cuò)誤結(jié)果為10011，而正確結(jié)果應(yīng)當(dāng)為10100。增加一個(gè)比較周期WiaSe6，以產(chǎn)生校準(zhǔn)電路 的控制位B。。BJBc同為1，則將判決出的錯(cuò)誤結(jié)果10011加上1，得到10100，為所要輸出結(jié)果。
使用MATLAB進(jìn)行建模仿真，在比較器、DAC均相同的情況下，得出校準(zhǔn)前與校準(zhǔn)后 的信號(hào)噪聲失真比(SINAD)隨比較器等效噪聲均方值的變化曲線(xiàn)，如附圖4.圖中橫坐標(biāo)的 單位為ADC最小量化單位LSB?？梢钥闯?，當(dāng)比較器等效輸入噪聲較大時(shí)，該校準(zhǔn)算法對(duì)SAR ADC的SINAD有較明顯的改善。
以上所述僅為本發(fā)明的較佳實(shí)施方式，本發(fā)明的保護(hù)范圍并不以上述實(shí)施方式為 限，但凡本領(lǐng)域普通技術(shù)人員根據(jù)本發(fā)明所揭示內(nèi)容所作的等效修飾或變化，皆應(yīng)納入權(quán) 利要求書(shū)中記的保護(hù)范圍內(nèi)。
權(quán)利要求
1. 一種提高逐次逼近ADC輸出信噪比的轉(zhuǎn)換和校準(zhǔn)算法，其特征是包括步驟 先在現(xiàn)有的逐次逼近式模數(shù)轉(zhuǎn)換器SAR ADC的二進(jìn)制權(quán)重DAC電容陣列的最后一個(gè)接 固定電位的LSB單元電容C。作為附加周期中可用的DAC電容；在校準(zhǔn)周期內(nèi)通過(guò)設(shè)置該電 容連接的電位并進(jìn)行比較，作為現(xiàn)有SAR ADC比較周期完成之后增加的比較操作；最后在 比較器后連接校準(zhǔn)模塊，根據(jù)比較器的比較結(jié)果對(duì)原ADC量化結(jié)果輸出進(jìn)行校準(zhǔn)； 設(shè)逐次逼近型模數(shù)轉(zhuǎn)換器是η位的； Α、現(xiàn)有的SAR ADC中，其轉(zhuǎn)換過(guò)程的步驟包括 采樣周期所有DAC電容的上極板接Vcm，上極板與比較器正輸入端相連的DAC電容的下極板接差 分輸入信號(hào)正端Vip ；上極板與比較器負(fù)輸入端相連的DAC電容的下極板接差分輸入信號(hào) 負(fù)端Vin0AD轉(zhuǎn)換開(kāi)始周期首先，所有DAC電容的下極板斷開(kāi)與Vcm的連接。將SAR邏輯控制中寄存器最高位B1置1，剩余低位置0，附加位B。置0 ； DAC電容陣列，與比較器正輸入端相連的電容中，上極板與比較器正輸入端相連的最高 位電容ZlriC,其下極板接參考電壓Vref ；上極板與比較器正輸入端相連的其余DAC電容，以 及上極板與比較器正輸入端相連的附加DAC電容，它們的下極板均接地；DAC電容陣列中，與比較器負(fù)輸入端相連的電容中，上極板與比較器負(fù)輸入端相連的最 高位電容ZlriC,其下極板接地；上極板與比較器負(fù)輸入端相連的其余DAC電容，以及上極板 與比較器負(fù)輸入端相連的附加DAC電容的下極板均接Vref ；這樣，當(dāng)寄存器的某一位Bn為1時(shí)，上極板與比較器正輸入端相連的對(duì)應(yīng)DAC電容，其 下極板接Vref ；上極板與比較器負(fù)輸入端相連的對(duì)應(yīng)DAC電容下極板接地；當(dāng)寄存器的某一位Bn為0時(shí)，上極板與比較器正輸入端相連的對(duì)應(yīng)DAC電容，其下極 板接地；上極板與比較器負(fù)輸入端相連的對(duì)應(yīng)DAC電容，其下極板接Vref;經(jīng)DAC電容陣列轉(zhuǎn)換，將差分輸入信號(hào)Vid = Vip-Vin傳遞給比較器輸入電壓Vx進(jìn)行比較若Vx > 0，說(shuō)明輸入信號(hào)Vid > 0，將SAR邏輯控制中寄存器最高位B1的1變?yōu)?，同時(shí) 將次高位化置1，Vx下降Vref/2后進(jìn)行第二次比較；若Vx < 0，說(shuō)明數(shù)字量還不夠大，保留最高位B1的1，且還須將下一位化置1，Vx上升 Vref/2后進(jìn)行第二次比較；依此逐次比較下去，每一次DAC對(duì)Vx升高或降低的幅度均為前一次的1/2，一直到最低 位Bn為止；逐次逼近寄存器的邏輯狀態(tài)就是待轉(zhuǎn)換的模擬輸入電壓Vid的數(shù)字量，從高位到 低位依次為B1 B2 B3……Bn，將該數(shù)字量寫(xiě)入校準(zhǔn)模塊中的寄存器中； B、校準(zhǔn)過(guò)程的校準(zhǔn)算法步驟包括 首先判斷Bn位的值1)若Bn= 1，SAR邏輯控制中寄存器最低位Bn保持不變，但同時(shí)通過(guò)邏輯控制電路將 該位對(duì)應(yīng)的電容按照Bn為0的方式連接，其余位保持不變；經(jīng)過(guò)DAC電容陣列轉(zhuǎn)換，將Vx電 位降低了 ILSB所對(duì)應(yīng)的電壓，將Vx送入比較器比較，若Vx >0，則將附加位B。置為1，否則 B。置為0 ；2)若Bn = 0，則保持B1B2B3……Bn的值不變，同時(shí)將Bc對(duì)應(yīng)的位置為1，經(jīng)過(guò)DAC電容 陣列轉(zhuǎn)換，將Vx電位提高了 ILSB所對(duì)應(yīng)的電壓，將Vx送入比較器比較，若Vx > 0，則將標(biāo)志 位B。置為1，否則B。置為0。然后根據(jù)Bn和B。的值判斷是否需要校準(zhǔn)若民和民同為1，則將原量化結(jié)果& B2 B3……B1JHl作為該次量化的校準(zhǔn)后輸出；若 Bn和B。同為0，則將原量化結(jié)果B1 B2 B3……8 減1，作為該次量化的校準(zhǔn)后輸出，此處減1 或加1，在不同的電路結(jié)構(gòu)中或比較方式中可選；若民和B。不同，則對(duì)原量化結(jié)果不做修改，直接輸出B1 B2 B3……BJt為該次量化的 校準(zhǔn)后輸出。
2. 一種依照權(quán)利要求1所述方法的ADC，包括二進(jìn)制權(quán)重DAC電容陣列，其特征是所述 二進(jìn)制權(quán)重DAC電容陣列的最后一個(gè)接固定電位的LSB單元電容C。作為附加周期中可用的 DAC電容；在校準(zhǔn)周期內(nèi)通過(guò)設(shè)置該電容連接的電位并進(jìn)行比較，作為現(xiàn)有SAR ADC比較周 期完成之后增加的比較操作；最后在比較器后連接校準(zhǔn)模塊，根據(jù)比較器的比較結(jié)果對(duì)原 ADC量化結(jié)果輸出進(jìn)行校準(zhǔn)。
全文摘要
一種提高逐次逼近ADC輸出信噪比的轉(zhuǎn)換和校準(zhǔn)算法及ADC，可以在不改變SAR ADC中比較器等效輸入噪聲的前提下，通過(guò)校準(zhǔn)算法及ADC可以有效的改善ADC的整體輸出信噪比。本技術(shù)方案中，在傳統(tǒng)二進(jìn)制權(quán)重DAC電容陣列的最后一個(gè)接固定電位的LSB單元電容Cc作為附加周期的DAC電容；在原有SAR ADC比較周期完成之后再增加一次比較操作，并根據(jù)此次比較結(jié)果對(duì)原ADC量化結(jié)果輸出進(jìn)行校準(zhǔn)，在統(tǒng)計(jì)意義上改善ADC的整體輸出信噪比。
文檔編號(hào)H03M1/10GK102045067SQ201110006240
公開(kāi)日2011年5月4日 申請(qǐng)日期2011年1月13日 優(yōu)先權(quán)日2011年1月13日
發(fā)明者葉至易, 吳建輝, 張理振, 張萌, 時(shí)龍興, 李紅, 胡大海, 趙瑋, 顧俊輝 申請(qǐng)人:東南大學(xué)