專利名稱：具有主動輸出阻抗匹配的緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路設(shè)計，且明確地說，涉及具有主動輸出阻抗匹配的電壓緩沖器的設(shè)計。
背景技術(shù)：
在電子電路設(shè)計的技術(shù)中，提供緩沖器以使輸入信號(例如，輸入電壓)能夠有效地驅(qū)動負(fù)載。緩沖器可用作(例如)模擬及數(shù)字應(yīng)用(例如視頻、音頻、串行二進(jìn)制數(shù)據(jù)等)的驅(qū)動器。緩沖器設(shè)計的目標(biāo)包括最小化緩沖器自身的電力消耗，以及通過最小化歸因于阻抗失配的來自負(fù)載的反射來將電力有效地傳遞到所述負(fù)載。因為所使用的低供應(yīng)電壓可能負(fù)面地影響緩沖器輸出與負(fù)載之間的線性及阻抗匹配，所以在亞微米CMOS工藝中的緩沖器設(shè)計呈現(xiàn)額外挑戰(zhàn)。將需要提供用于設(shè)計緩沖器的技術(shù)，所述緩沖器能夠以通常在亞微米CMOS工藝中出現(xiàn)的低供應(yīng)電壓進(jìn)行工作，且進(jìn)一步具有主動輸出阻抗匹配能力以優(yōu)化去往廣泛范圍的負(fù)載的電力傳遞。

發(fā)明內(nèi)容


圖1說明使用緩沖器的示范性系統(tǒng)。圖2A說明包括緩沖器的現(xiàn)有技術(shù)實(shí)施方案的系統(tǒng)。圖2B說明包括緩沖器的另一現(xiàn)有技術(shù)實(shí)施方案的系統(tǒng)。圖2C說明包括緩沖器的現(xiàn)有技術(shù)實(shí)施方案的系統(tǒng)，所述緩沖器是基于圖2B中所描述的緩沖器。圖3說明包括根據(jù)本發(fā)明的緩沖器的示范性實(shí)施例的系統(tǒng)。圖4說明包括緩沖器的示范性實(shí)施例的系統(tǒng)，所述緩沖器具有用于使緩沖器的輸出阻抗與負(fù)載匹配的調(diào)諧模塊。圖4A說明具有可變大小的共源極晶體管及可變大小的共源共柵晶體管的緩沖器的操作。圖5說明用于校準(zhǔn)圖4中所描述的緩沖器的輸出電阻以使Vl與Vout相等的系統(tǒng)的示范性實(shí)施例。圖6說明根據(jù)本發(fā)明的校準(zhǔn)并操作圖5中所展示的緩沖器的示范性方法。圖7說明根據(jù)本發(fā)明的用于使用輸入電壓來驅(qū)動負(fù)載的方法的示范性實(shí)施例。
具體實(shí)施例方式下文中參看附圖更全面地描述本發(fā)明的各種方面。然而，本發(fā)明可以許多不同形式來體現(xiàn)，且不應(yīng)被解釋為限于遍及本發(fā)明所呈現(xiàn)的任何特定結(jié)構(gòu)或功能。而是，提供這些方面以使得本發(fā)明將為透徹及完整的，且將完整地將本發(fā)明的范圍傳達(dá)給所屬領(lǐng)域的技術(shù)人員?；诒疚闹械慕淌?，所屬領(lǐng)域的技術(shù)人員應(yīng)了解，本發(fā)明的范圍既定涵蓋本文中所揭示的本發(fā)明的任何方面，無論其獨(dú)立于本發(fā)明的任何其它方面實(shí)施還是與本發(fā)明的任何其它方面組合實(shí)施。舉例來說，使用本文中所闡述的任何數(shù)目的方面，可實(shí)施設(shè)備或可實(shí)踐方法。另外，本發(fā)明的范圍既定涵蓋使用除了本文中所闡述的本發(fā)明的各種方面以外或不同于本文中所闡述的本發(fā)明的各種方面的其它結(jié)構(gòu)、功能性或結(jié)構(gòu)及功能性來實(shí)踐的此類設(shè)備或方法。應(yīng)理解，本文中所揭示的本發(fā)明的任何方面可通過技術(shù)方案的一個或一個以上元素來體現(xiàn)。下文中結(jié)合附圖所闡述的具體實(shí)施方式
既定作為本發(fā)明的示范性方面的描述，且不希望表示可實(shí)踐本發(fā)明的僅有示范性方面。遍及此描述所使用的術(shù)語“示范性”意指“充當(dāng)實(shí)例、例子或說明”，且不必解釋為比其它示范性方面優(yōu)選或有利。
具體實(shí)施方式
出于提供對本發(fā)明的示范性方面的透徹理解的目的而包括特定細(xì)節(jié)。所屬領(lǐng)域的技術(shù)人員將顯而易見的是，可在沒有這些特定細(xì)節(jié)的情況下實(shí)踐本發(fā)明的示范性方面。在一些例子中，以框圖形式來展示眾所周知的結(jié)構(gòu)及裝置，以免混淆本文中所呈現(xiàn)的示范性方面的新穎性。圖1說明使用緩沖器110的示范性系統(tǒng)100。在圖1中，電壓源101產(chǎn)生待傳遞到具有阻抗\的負(fù)載120的信號電壓Vin。注意，為了簡單起見，負(fù)載120在本文中可僅由其實(shí)數(shù)(電阻)部分&來表示。所屬領(lǐng)域的技術(shù)人員將了解，可容易地將所述論述應(yīng)用于具有虛數(shù)部分以及實(shí)數(shù)部分的負(fù)載120，S卩，&可為復(fù)數(shù)。在圖1中，Vin耦合到緩沖器110，所述緩沖器110緩沖Vin且在負(fù)載120處產(chǎn)生與Vin有關(guān)的電壓Vout。緩沖器110經(jīng)理想地設(shè)計以將恰當(dāng)?shù)碾娏黩?qū)動提供到負(fù)載120以便支持電壓Vout，以及提供阻抗匹配以最小化來自負(fù)載120的反射。圖2A說明包括緩沖器110的現(xiàn)有技術(shù)實(shí)施方案110. 1的系統(tǒng)200A。緩沖器110. 1 僅包括串聯(lián)電阻210A (或，其與負(fù)載120匹配以最小化來自負(fù)載120的反射且優(yōu)化去往負(fù)載120的電力傳送。舉例來說，所述串聯(lián)電阻&可等于預(yù)期負(fù)載電阻&。所屬領(lǐng)域的技術(shù)人員將了解，緩沖器110. 1的限制為歸因于與&串聯(lián)的&的電阻性分壓，因此輸入電壓 Vin將跨&下降一半。此情形不當(dāng)?shù)乩速M(fèi)電力，且進(jìn)一步需要Vin為輸出電壓Vout的至少兩倍，這在非常重視電壓擺動(或“凈空高度”)的低壓應(yīng)用中為不當(dāng)?shù)?。圖2B說明包括緩沖器110的另一現(xiàn)有技術(shù)實(shí)施方案110.2的系統(tǒng)200B?？稍?例如)諾塔(Nauta)等人的“具有自適應(yīng)阻抗匹配的模擬線驅(qū)動器(Analog Line Driver with Adaptive Impedance Matching)，，(IEEE 固態(tài)電路雜志(IEEE Journal of Solid-State Circuits)，第1992到1998頁(1998年12月))中找到現(xiàn)有技術(shù)緩沖器110. 2 及110.3(稍后在本文中論述)的詳細(xì)描述。緩沖器110. 2包括具有跨導(dǎo)gml的第一跨導(dǎo)放大器221B及具有跨導(dǎo)gm2的第二跨導(dǎo)放大器222B。gml及gm2的值由控制電壓Vcontrol 控制。第一跨導(dǎo)放大器221B及第ニ跨導(dǎo)放大器222B的輸出耦合在一起以產(chǎn)生負(fù)載120的 輸出電壓Vout。所屬領(lǐng)域的技術(shù)人員將了解，通過設(shè)定gml及gm2等于共同跨導(dǎo)gm，可如下表達(dá)緩 沖器110. 2的増益及輸出電阻Rout
權(quán)利要求
1.一種用于使用輸入電壓驅(qū)動負(fù)載的方法，所述方法包含分別將第一及第二共源極晶體管的漏極電壓耦合到第一及第二共源共柵晶體管； 將所述第一共源共柵晶體管的漏極電壓耦合到第一電阻器；將所述第二共源共柵晶體管的漏極電壓耦合到所述負(fù)載，所述第一電阻器具有比所述負(fù)載的標(biāo)稱電阻大η倍的標(biāo)稱電阻；使用第二電阻器將所述第一共源共柵晶體管的所述漏極電壓耦合到所述第二共源共柵晶體管的所述漏極電壓，所述第二電阻器具有比所述負(fù)載的所述標(biāo)稱電阻大(η+1)倍的標(biāo)稱電阻；調(diào)整所述第一共源極晶體管的柵極電壓以使所述第一共源共柵晶體管的所述漏極電壓與所述輸入電壓之間的差最小化；及將所述第一共源極晶體管的所述柵極電壓耦合到所述第二共源極晶體管的柵極電壓。
2.根據(jù)權(quán)利要求1所述的方法，所述第二共源極晶體管具有比所述第一共源極晶體管大η倍的寬長比W/L，所述第二共源共柵晶體管具有比所述第一共源共柵晶體管大η倍的寬長比W/L。
3.根據(jù)權(quán)利要求1所述的方法，所述調(diào)整所述第一共源極晶體管的所述柵極電壓包含將所述第一共源共柵晶體管的所述漏極電壓耦合到第一高增益放大器的正輸入端子；將所述輸入電壓耦合到所述第一高增益放大器的負(fù)輸入端子；及將所述第一高增益放大器的輸出電流耦合到所述第一共源極晶體管的柵極。
4.根據(jù)權(quán)利要求3所述的方法，所述第一高增益放大器包含第一運(yùn)算跨導(dǎo)放大器0ΤΑ。
5.根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包含調(diào)整所述第一共源共柵晶體管的柵極電壓以使所述第一與第二共源極晶體管的所述漏極電壓之間的差最小化。
6.根據(jù)權(quán)利要求5所述的方法，所述調(diào)整所述第一共源共柵晶體管的所述柵極電壓包含將所述第一共源極晶體管的所述漏極電壓耦合到第二運(yùn)算跨導(dǎo)放大器OTA的負(fù)輸入端子；將所述第二共源極晶體管的所述漏極電壓耦合到所述第二 OTA的正輸入端子；及將所述第二 OTA的輸出電流耦合到所述第一共源共柵晶體管的柵極。
7.根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包含在校準(zhǔn)階段期間調(diào)整所述第一共源極晶體管的所述柵極電壓以使所述第一共源共柵晶體管的所述漏極電壓與DC調(diào)諧電壓之間的差最小化；分別相對于所述第一共源極晶體管及所述第一共源共柵晶體管的所述W/L在從最小 W/L到最大W/L的范圍上離散地增大可變大小的共源極晶體管及可變大小的共源共柵晶體管的W/L，所述可變大小的共源極晶體管及所述可變大小的共源共柵晶體管與所述第二共源極晶體管及所述第二共源共柵晶體管并聯(lián)地耦合到所述負(fù)載；及針對所述可變大小的共源極晶體管及所述可變大小的共源共柵晶體管的每一離散W/L 監(jiān)視所述第一與第二共源共柵晶體管的所述漏極電壓之間的差；所述方法進(jìn)一步包含對應(yīng)于所述第一與第二共源共柵晶體管的所述漏極電壓之間的最小差來設(shè)定所述可變大小的共源極晶體管及所述可變大小的共源共柵晶體管的所述W/L。
8.根據(jù)權(quán)利要求7所述的方法，所述可變大小的共源極晶體管及所述可變大小的共源共柵晶體管各自包含多個分支晶體管，所述離散地增大包含選擇性地將所述第一共源極晶體管的所述柵極電壓耦合到對應(yīng)于所述可變大小的共源極晶體管的所述多個分支晶體管的至少一部分。
9.根據(jù)權(quán)利要求8所述的方法，所述多個分支晶體管包含具有經(jīng)二進(jìn)制加權(quán)的W/L的晶體管。
10.根據(jù)權(quán)利要求8所述的方法，所述多個分支晶體管包含單位W/L的晶體管。
11.一種設(shè)備，其包含第一及第二共源極晶體管；第一及第二共源共柵晶體管，其分別耦合到所述第一及第二共源極晶體管； 第一電阻器，其耦合到所述第一共源共柵晶體管的漏極，所述第一電阻器具有比負(fù)載的標(biāo)稱電阻大η倍的標(biāo)稱電阻；第二電阻器，其將所述第一共源共柵晶體管的所述漏極耦合到所述第二共源共柵晶體管的漏極，所述第二電阻器具有比所述負(fù)載的所述標(biāo)稱電阻大(η+1)倍的標(biāo)稱電阻；及第一高增益放大器，其包含正及負(fù)輸入端子以及輸出端子，輸入電壓耦合到所述負(fù)輸入端子，所述第一共源共柵晶體管的漏極電壓耦合到所述正輸入端子，所述輸出端子耦合到所述第一及第二共源極晶體管的柵極電壓。
12.根據(jù)權(quán)利要求11所述的設(shè)備，所述第二共源極晶體管具有比所述第一共源極晶體管大η倍的寬長比W/L，所述第二共源共柵晶體管具有比所述第一共源共柵晶體管大η倍的寬長比W/L。
13.根據(jù)權(quán)利要求11所述的設(shè)備，所述第一高增益放大器包含第一運(yùn)算跨導(dǎo)放大器OTA。
14.根據(jù)權(quán)利要求11所述的設(shè)備，其進(jìn)一步包含第二高增益放大器，其包含正及負(fù)輸入端子以及輸出端子，所述第一及第二共源極晶體管的漏極電壓分別耦合到所述第二高增益放大器的所述負(fù)及正輸入端子，所述第一共源共柵晶體管的柵極電壓耦合到所述第二高增益放大器的所述輸出端子。
15.根據(jù)權(quán)利要求14所述的設(shè)備，所述第二高增益放大器包含第二運(yùn)算跨導(dǎo)放大器OTA。
16.根據(jù)權(quán)利要求11所述的設(shè)備，其進(jìn)一步包含調(diào)諧模塊，所述調(diào)諧模塊包含 多路復(fù)用器，其耦合到所述第一高增益放大器的所述負(fù)輸入端子，所述多路復(fù)用器經(jīng)配置以在DC調(diào)諧電壓與所述輸入電壓之間進(jìn)行選擇；及可變大小的共源極晶體管，其耦合到可變大小的共源共柵晶體管，所述可變大小的共源極晶體管及所述可變大小的共源共柵晶體管耦合到所述第二共源共柵晶體管的所述漏極；所述設(shè)備進(jìn)一步包含 校準(zhǔn)控制模塊；及誤差放大器，其包含正及負(fù)輸入端子以及輸出端子，所述第一共源共柵晶體管的所述漏極電壓及所述第二共源共柵晶體管的漏極電壓耦合到所述誤差放大器的所述輸入端子，所述誤差放大器的所述輸出端子耦合到所述校準(zhǔn)控制模塊，所述校準(zhǔn)模塊經(jīng)配置以產(chǎn)生用于所述多路復(fù)用器的控制信號及用以控制所述可變大小的共源極晶體管及所述可變大小的共源共柵晶體管的大小的至少一個控制信號。
17.根據(jù)權(quán)利要求16所述的設(shè)備，所述校準(zhǔn)控制模塊經(jīng)配置以在校準(zhǔn)階段期間控制所述多路復(fù)用器以選擇所述DC調(diào)諧電壓；分別相對于所述第一共源極晶體管及所述第一共源共柵晶體管的所述W/L在從最小 W/L到最大W/L的范圍上離散地增大所述可變大小的共源極晶體管及所述可變大小的共源共柵晶體管的W/L;且監(jiān)視所述誤差放大器的輸出；所述校準(zhǔn)控制模塊進(jìn)一步經(jīng)配置以對應(yīng)于所述第一與第二共源共柵晶體管的所述漏極電壓之間的最小差來設(shè)定所述可變大小的共源極晶體管及所述可變大小的共源共柵晶體管的所述W/L。
18.根據(jù)權(quán)利要求16所述的設(shè)備，所述可變大小的共源極晶體管及所述可變大小的共源共柵晶體管各自包含多個分支晶體管，由所述校準(zhǔn)控制模塊產(chǎn)生的所述至少一個控制信號經(jīng)配置以選擇性地將所述第一共源極晶體管的所述柵極電壓耦合到對應(yīng)于所述可變大小的共源極晶體管的所述多個分支晶體管的至少一部分。
19.根據(jù)權(quán)利要求8所述的設(shè)備，所述多個分支晶體管包含具有經(jīng)二進(jìn)制加權(quán)的W/L的晶體管。
20.根據(jù)權(quán)利要求8所述的設(shè)備，所述多個分支晶體管包含單位W/L的晶體管。
21.一種設(shè)備，其包含用于使用輸入電壓驅(qū)動負(fù)載的裝置，所述裝置包含耦合到第一及第二共源極晶體管的第一及第二共源共柵晶體管。
22.根據(jù)權(quán)利要求21所述的設(shè)備，其進(jìn)一步包含用于改變所述第二共源極晶體管及所述第二共源共柵晶體管的有效寬長比W/L的裝置。
23.根據(jù)權(quán)利要求21所述的設(shè)備，其進(jìn)一步包含用于校準(zhǔn)所述用于驅(qū)動負(fù)載的裝置的輸出阻抗的裝置。
全文摘要
本發(fā)明提供用于設(shè)計緩沖器(310)的技術(shù)，所述緩沖器(310)能夠以低供應(yīng)電壓進(jìn)行工作，且具有主動輸出阻抗匹配能力以優(yōu)化去往廣泛范圍的負(fù)載的電力傳遞。在示范性實(shí)施例中，在緩沖器架構(gòu)中提供共源共柵晶體管(333、334)，所述緩沖器架構(gòu)使用具有不等寬長比W/L的共源極晶體管(331、332)及與負(fù)載(120)具有對應(yīng)固定比率的電阻(340、350)?？蓜討B(tài)地偏置所述共源共柵晶體管中的至少一者(333)以使所述共源極晶體管(331、332)的漏極電壓之間的差最小化。在另一示范性實(shí)施例中，可通過選擇性地啟用一組調(diào)諧晶體管來主動地調(diào)諧所述緩沖器的輸出阻抗，所述調(diào)諧晶體管與所述負(fù)載并聯(lián)耦合。本發(fā)明描述用于提供校準(zhǔn)模式及操作模式的其它技術(shù)。
文檔編號H03F1/22GK102439849SQ201080022349
公開日2012年5月2日 申請日期2010年5月21日 優(yōu)先權(quán)日2009年5月21日
發(fā)明者沙欣·梅海丁扎德·塔萊依, 簡·保羅·范德瓦格特 申請人:高通股份有限公司