專利名稱：兼容多重碼率的ldpc解碼裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及低密度奇偶校驗(yàn)碼(Low Density Parity Check, LDPC)技術(shù)領(lǐng) 域，尤其涉及一種兼容多重碼率的LDPC解碼裝置。
背景技術(shù)：
LDPC碼由于其優(yōu)異的糾錯(cuò)性能在近來(lái)獲得了越來(lái)越多的注意。它是由Gallager 最早在1962年提出的一種具有稀疏校驗(yàn)矩陣的分組糾錯(cuò)碼，之后，在Turbo碼研究的巨大 成功的帶動(dòng)下，Mackay等人重新研究了 LDPC碼，并發(fā)現(xiàn)它具有非常好的特點(diǎn)逼近香農(nóng)限 的性能，且描述和實(shí)現(xiàn)簡(jiǎn)單，易于進(jìn)行理論分析和研究，譯碼簡(jiǎn)單且可實(shí)行并行操作，適合 硬件實(shí)現(xiàn)。近年來(lái)LDPC碼以其優(yōu)異的性能、簡(jiǎn)潔的形式及良好的應(yīng)用前景日益?zhèn)涫芮嗖A， 可以應(yīng)用于空間通信、光纖通信、個(gè)人通信系統(tǒng)、ADSL和磁記錄設(shè)備等。LDPC碼是一種線性分組碼，可以用一個(gè)MXN的稀疏奇偶校驗(yàn)矩陣H來(lái)表示。H矩 陣的每一行對(duì)應(yīng)著一個(gè)奇偶校驗(yàn)，每一列對(duì)應(yīng)著一個(gè)解調(diào)的符號(hào)。每一行中包含的非零單 元個(gè)數(shù)稱為行重，每一列包含的非零單元個(gè)數(shù)稱為列重。如果所有的行重都一致，并且所 有的列重都一致，這么這種LDPC碼被成為規(guī)則碼，否則就是非規(guī)則碼。為了方便研究LDPC 碼，人們通常用唐納圖來(lái)表示一個(gè)LDPC矩陣，唐納圖是一個(gè)二分圖，二分圖是一個(gè)包括兩 種節(jié)點(diǎn)集合的圖，分別是可變節(jié)點(diǎn)和校驗(yàn)節(jié)點(diǎn)，每一個(gè)可變節(jié)點(diǎn)對(duì)應(yīng)LDPC矩陣的一列，每 一個(gè)校驗(yàn)節(jié)點(diǎn)對(duì)應(yīng)矩陣的一行。和這種結(jié)構(gòu)對(duì)應(yīng)的是，LDPC的解碼可采用一種基于二分圖 的Belief Message Passing算法(亦稱為BP算法)。在解碼過(guò)程中，信息在唐納圖中的節(jié) 點(diǎn)中進(jìn)行計(jì)算，并通過(guò)連接這些節(jié)點(diǎn)的邊進(jìn)行信息的交換，這個(gè)過(guò)程將不斷迭代并最終收 斂到正確的結(jié)果。這種迭代解碼算法復(fù)雜度低，可實(shí)行完全的并行操作，在硬件實(shí)現(xiàn)的過(guò)程 中，可以把BP算法進(jìn)一步轉(zhuǎn)化成為L(zhǎng)OG-BP算法，把各種乘除運(yùn)算轉(zhuǎn)化為加減運(yùn)算，使之更 加適合硬件實(shí)現(xiàn)，具有高速的解碼潛力。LOG-BP算法被認(rèn)為是最適合硬件實(shí)現(xiàn)的LDPC解碼算法。然而，如何把算法本身 映射成為適合大規(guī)模集成電路等硬件實(shí)現(xiàn)的還是很有挑戰(zhàn)性。一方面，LDPC碼的架構(gòu)將在 硬件中被映射為大量需要并行處理的存儲(chǔ)器以及大量的長(zhǎng)距離連線。另外一方面，不同的 應(yīng)用領(lǐng)域?qū)DPC碼的要求也不同，比如有的要求高傳輸速率，有的要求高解碼性能，有的 要求低功耗等等。一些實(shí)現(xiàn)方法，比如A. J. Blanksby和C. J. Howland于2002年3月發(fā)表 的“A 690-mff 1-Gb/s 1024-b,Rate-l/2Low-Density Parity-Check Code Decoder",IEEE J. Solid-State Circuits, vol. 37，no. 3，pp. 404-412中用最自然的方法把唐納圖中的每 一個(gè)可變節(jié)點(diǎn)映射成一個(gè)可變節(jié)點(diǎn)處理器，每一個(gè)校驗(yàn)節(jié)點(diǎn)映射成一個(gè)校驗(yàn)節(jié)點(diǎn)處理器， 所有的處理器都通過(guò)唐納圖中的連線進(jìn)行連接，這種結(jié)構(gòu)有著極高的并行處理能力，但是 它不適合碼長(zhǎng)比較長(zhǎng)的LDPC碼解碼，因?yàn)榇罅康倪B線會(huì)導(dǎo)致集成電路在布線的時(shí)候布線 阻塞，造成芯片面積過(guò)大。為了規(guī)避這個(gè)問(wèn)題，T.Zhang和K. K. Parhi于2001年9月發(fā)表 的“VLSI Implementation-Oriented(3, k)-Regular Low-DensityParity-Check Codes，，， IEEE Workshop on Signal Processing Systems，pp. 25-36 中提出了一種部分并行的結(jié)構(gòu)，這種部分并行的結(jié)構(gòu)在系統(tǒng)的數(shù)據(jù)速率和布線復(fù)雜度之間做了一個(gè)折衷，若干個(gè)可變節(jié)點(diǎn) 被合并成為一個(gè)大的可變節(jié)點(diǎn)處理單元，若干個(gè)校驗(yàn)節(jié)點(diǎn)被合并成為一個(gè)大的校驗(yàn)節(jié)點(diǎn)處 理單元，每一個(gè)處理單元內(nèi)部按照時(shí)間順序順次地處理每一個(gè)可變節(jié)點(diǎn)或者校驗(yàn)節(jié)點(diǎn)。這 樣的部分并行處理方式可以有效地降低并行度和布線難度，但是，折衷實(shí)現(xiàn)的架構(gòu)只適合 單一碼率的LDPC解碼器，在實(shí)際情況中，尤其在無(wú)線通信的應(yīng)用中，更希望使用一種兼容 多重碼率的LDPC解碼器架構(gòu)的出現(xiàn)，這樣的架構(gòu)可以使解碼器能夠方便的實(shí)現(xiàn)多重碼率 的LDPC解碼器，可以適用于不同的無(wú)線信道環(huán)境。

實(shí)用新型內(nèi)容(一)要解決的技術(shù)問(wèn)題本實(shí)用新型要解決的技術(shù)問(wèn)題是提供一種可方便地實(shí)現(xiàn)兼容多重碼率的LDPC 解碼器。( 二 )技術(shù)方案為實(shí)現(xiàn)上述目的，本實(shí)用新型提供了一種兼容多碼率的LDPC解碼裝置，該裝置包 括可變節(jié)點(diǎn)計(jì)算模塊，包含若干可變節(jié)點(diǎn)計(jì)算單元；校驗(yàn)節(jié)點(diǎn)計(jì)算模塊，包含若干校驗(yàn)節(jié) 點(diǎn)計(jì)算單元，所述校驗(yàn)節(jié)點(diǎn)計(jì)算模塊具有多層校驗(yàn)輸出，每層輸出由上層輸出連接構(gòu)成；存 儲(chǔ)器陣列，包含若干存儲(chǔ)器，通過(guò)連線網(wǎng)絡(luò)分別與所述若干可變節(jié)點(diǎn)計(jì)算單元以及所述若 干校驗(yàn)節(jié)點(diǎn)計(jì)算單元可配置相連。其中，該解碼裝置還包括解交織器，與所述存儲(chǔ)器陣列相連，將解交織的初始信 息傳送至所述存儲(chǔ)器。其中，該解碼裝置還包括初始信息存儲(chǔ)器，與所述存儲(chǔ)器陣列以及所述解交織器 均相連。其中，所述可變節(jié)點(diǎn)計(jì)算模塊與所述初始信息存儲(chǔ)器也相連，以讀取所述初始信 息存儲(chǔ)器中存儲(chǔ)的初始信息。其中，該解碼裝置還包括配置存儲(chǔ)器，與所述連線網(wǎng)絡(luò)相連，控制所述連線網(wǎng)絡(luò) 的連接模式。其中，該解碼裝置還包括若干地址產(chǎn)生器，與所述若干存儲(chǔ)器一一對(duì)應(yīng)相連。其中，所述若干校驗(yàn)節(jié)點(diǎn)計(jì)算單元為4輸入、5輸出的校驗(yàn)節(jié)點(diǎn)計(jì)算單元，多個(gè)4輸 入、5輸出的校驗(yàn)節(jié)點(diǎn)計(jì)算單元連接組成作為第二層校驗(yàn)輸出的8輸入或12輸入的校驗(yàn)節(jié) 點(diǎn)計(jì)算單元，多個(gè)8輸入的校驗(yàn)節(jié)點(diǎn)計(jì)算單元連接組成作為第三層校驗(yàn)輸出的24輸入或36 輸入的校驗(yàn)節(jié)點(diǎn)計(jì)算單元。(三)有益效果本實(shí)用新型的兼容多重碼率的LDPC解碼裝置可兼容包括規(guī)則的或者非規(guī)則的 LDPC碼的解碼，通過(guò)簡(jiǎn)單的選擇來(lái)實(shí)現(xiàn)其功能，這樣的架構(gòu)可以方便地用于無(wú)線通信芯片 的實(shí)現(xiàn)；校驗(yàn)節(jié)點(diǎn)、可變節(jié)點(diǎn)以及存儲(chǔ)器陣列都采用了可配置的架構(gòu)，可靈活的用于各種情 況的LDPC解碼；內(nèi)置解交織器，節(jié)省了無(wú)線通信系統(tǒng)中通常需要的額外的解交織器。

圖1為本實(shí)用新型的兼容多重碼率的LDPC解碼裝置結(jié)構(gòu)示意圖。
4[0018]圖2為幾種LDPC碼分別用線性查表以及MSC算法實(shí)現(xiàn)的結(jié)果對(duì)比；圖3為依照本實(shí)用新型一種實(shí)施方式的LDPC碼解碼裝置的校驗(yàn)節(jié)點(diǎn)計(jì)算模塊的 一種可能的結(jié)構(gòu)；圖4為兩個(gè)圖3所示的4⑶組成一個(gè)8⑶示意圖；圖5為為依照本實(shí)用新型一種實(shí)施方式的可變節(jié)點(diǎn)計(jì)算單元的可能結(jié)構(gòu)；圖6為各種碼率LDPC解碼裝置的測(cè)試結(jié)果。
具體實(shí)施方式
本實(shí)用新型提出的兼容多重碼率的LDPC解碼裝置，結(jié)合附圖和實(shí)施例詳細(xì)說(shuō)明 如下。本實(shí)用新型的解碼裝置中采用Min-Sum with Correction (MSC)算法代替了通常 使用的查表量化方法，有限的量化字長(zhǎng)對(duì)解碼的性能以及硬件實(shí)現(xiàn)復(fù)雜度都有影響。用 (q f)來(lái)表示總量化字長(zhǎng)為q比特的量化機(jī)制，其中的f位比特表示小數(shù)部分的值，也即 q-f位比特用來(lái)量化整數(shù)部分的值。如果q值是一個(gè)固定值，整個(gè)量化的精度將與f成正 比，而整個(gè)量化的動(dòng)態(tài)范圍與f成反比。在LDPC解碼裝置的每個(gè)校驗(yàn)節(jié)點(diǎn)中，一個(gè)函數(shù)求 反的操作Ψ = Ψ—1每次都有被用到，因此如何在硬件里面實(shí)現(xiàn)這個(gè)操作至關(guān)重要。到目前 為止絕大多數(shù)的做法都采用查表的方法來(lái)進(jìn)行。但是查表操作的方法很難在量化的動(dòng)態(tài)范 圍和精度之間找到折衷。對(duì)于高碼率LDPC碼以及深衰落的信道，LDPC碼解碼裝置的輸入 信息的幅度很大，甚至有可能超過(guò)100。這就需要把f值減小以取得較大的量化動(dòng)態(tài)范圍， 然而這又不可避免的損害到解碼的精度從而導(dǎo)致解碼失敗。為了更好的在范圍和精度之間 找到折衷，出現(xiàn)了一種MSC的方法來(lái)量化Ψ (χ)
權(quán)利要求一種兼容多碼率的LDPC解碼裝置，其特征在于，該裝置包括可變節(jié)點(diǎn)計(jì)算模塊，包含若干可變節(jié)點(diǎn)計(jì)算單元；校驗(yàn)節(jié)點(diǎn)計(jì)算模塊，包含若干校驗(yàn)節(jié)點(diǎn)計(jì)算單元，所述校驗(yàn)節(jié)點(diǎn)計(jì)算模塊具有多層校驗(yàn)輸出，每層輸出由上層輸出連接構(gòu)成；存儲(chǔ)器陣列，包含若干存儲(chǔ)器，通過(guò)連線網(wǎng)絡(luò)分別與所述若干可變節(jié)點(diǎn)計(jì)算單元以及所述若干校驗(yàn)節(jié)點(diǎn)計(jì)算單元可配置相連。
2.如權(quán)利要求1所述的兼容多重碼率的LDPC解碼裝置，其特征在于，該解碼裝置還包 括解交織器，與所述存儲(chǔ)器陣列相連，將解交織的初始信息傳送至所述存儲(chǔ)器。
3.如權(quán)利要求2所述的兼容多重碼率的LDPC解碼裝置，其特征在于，該解碼裝置還包 括初始信息存儲(chǔ)器，與所述存儲(chǔ)器陣列以及所述解交織器均相連。
4.如權(quán)利要求3所述的兼容多重碼率的LDPC解碼裝置，其特征在于，所述可變節(jié)點(diǎn)計(jì) 算模塊與所述初始信息存儲(chǔ)器相連，以讀取所述初始信息存儲(chǔ)器中存儲(chǔ)的初始信息。
5.如權(quán)利要求1所述的兼容多重碼率的LDPC解碼裝置，其特征在于，該解碼裝置還包 括配置存儲(chǔ)器，與所述連線網(wǎng)絡(luò)相連，控制所述連線網(wǎng)絡(luò)的連接模式。
6.如權(quán)利要求1所述的兼容多重碼率的LDPC解碼裝置，其特征在于，該解碼裝置還包 括若干地址產(chǎn)生器，與所述若干存儲(chǔ)器一一對(duì)應(yīng)相連。
7.如權(quán)利要求1所述的兼容多重碼率的LDPC解碼裝置，其特征在于，所述若干校驗(yàn)節(jié) 點(diǎn)計(jì)算單元為4輸入、5輸出的校驗(yàn)節(jié)點(diǎn)計(jì)算單元，多個(gè)4輸入、5輸出的校驗(yàn)節(jié)點(diǎn)計(jì)算單元 連接組成作為第二層校驗(yàn)輸出的8輸入或12輸入的校驗(yàn)節(jié)點(diǎn)計(jì)算單元，多個(gè)8輸入的校驗(yàn) 節(jié)點(diǎn)計(jì)算單元連接組成作為第三層校驗(yàn)輸出的24輸入或36輸入的校驗(yàn)節(jié)點(diǎn)計(jì)算單元。
專利摘要本實(shí)用新型涉及一種兼容多碼率的LDPC解碼裝置，該裝置包括可變節(jié)點(diǎn)計(jì)算模塊，包含若干可變節(jié)點(diǎn)計(jì)算單元；校驗(yàn)節(jié)點(diǎn)計(jì)算模塊，包含若干校驗(yàn)節(jié)點(diǎn)計(jì)算單元，所述校驗(yàn)節(jié)點(diǎn)計(jì)算模塊具有多層校驗(yàn)輸出，每層輸出由上層輸出連接構(gòu)成；存儲(chǔ)器陣列，包含若干存儲(chǔ)器，通過(guò)連線網(wǎng)絡(luò)分別與所述若干可變節(jié)點(diǎn)計(jì)算單元以及所述若干校驗(yàn)節(jié)點(diǎn)計(jì)算單元可配置相連。本實(shí)用新型的LDPC解碼裝置能夠方便地實(shí)現(xiàn)多碼率的LDPC解碼。
文檔編號(hào)H03M13/11GK201750409SQ20102017028
公開日2011年2月16日 申請(qǐng)日期2010年4月26日 優(yōu)先權(quán)日2010年4月26日
發(fā)明者楊磊 申請(qǐng)人:楊磊