專利名稱：一種針對(duì)pll的ate測(cè)試電路及其測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及自動(dòng)測(cè)試領(lǐng)域，尤其是涉及用于ATE (Automatic Test Equipment, 即自動(dòng)化測(cè)試設(shè)備)測(cè)試機(jī)臺(tái)的測(cè)試方法學(xué)領(lǐng)域，更具體地涉及針對(duì)PLL (Phase Locked Loop,即鎖相環(huán))電路的測(cè)試電路和測(cè)試方法。
背景技術(shù)：
隨著集成電路產(chǎn)業(yè)的飛速發(fā)展，集成電路測(cè)試在產(chǎn)業(yè)鏈中的作用越來越大，專業(yè)化的集成電路測(cè)試業(yè)是集成電路產(chǎn)業(yè)中的一個(gè)重要組成部分。在目前的集成電路產(chǎn)業(yè)中， 由于專用測(cè)試儀的局限性、非標(biāo)準(zhǔn)性以及專用測(cè)試儀開發(fā)的周期過長(zhǎng)等問題，使得專用測(cè)試儀的使用受到了較大的限制，而通用測(cè)試儀ATE以它的通用性、標(biāo)準(zhǔn)性、便攜性以及開放性迅速成為了集成電路測(cè)試行業(yè)的主流。眾所周知，ATE是一種通過計(jì)算機(jī)程序取代人工勞動(dòng)來進(jìn)行器件、電路板和子系統(tǒng)等測(cè)試的設(shè)備，而在ATE測(cè)試機(jī)臺(tái)對(duì)集成電路的測(cè)試過程中，對(duì)集成電路內(nèi)部的時(shí)鐘發(fā)生電路PLL的測(cè)試一直以來都是一個(gè)難點(diǎn)。因?yàn)镻LL的輸出時(shí)鐘信號(hào)是實(shí)速信號(hào)，其代表了整個(gè)電路中最快的頻率，所以其對(duì)輸出管腳及ATE設(shè)備能夠支持的速率都有著較高的要求。此外，由于有些電路中的PLL無法保證量產(chǎn)時(shí)每件產(chǎn)品中的時(shí)鐘信號(hào)均具有統(tǒng)一的相位關(guān)系，因此導(dǎo)致無法找到統(tǒng)一的ATE測(cè)試向量來對(duì)PLL電路的輸出進(jìn)行實(shí)時(shí)測(cè)試。為了適應(yīng)各種電路設(shè)計(jì)中不同的PLL形態(tài)，并獲得穩(wěn)定的輸出以便對(duì)測(cè)試結(jié)果進(jìn)行準(zhǔn)確的判斷，需要找到一種有效的測(cè)試方法來對(duì)PLL電路進(jìn)行專門測(cè)試。這種測(cè)試方法應(yīng)做到(1)對(duì)PLL的各路輸出都可以進(jìn)行全面的測(cè)試；(2)對(duì)由工藝差異而導(dǎo)致的PLL的輸出時(shí)鐘相位差別可以做到完全兼容，即不會(huì)因?yàn)闇y(cè)試捕捉時(shí)間點(diǎn)的選取而導(dǎo)致對(duì)被測(cè)電路的不同樣片選擇性兼容；(3)在被測(cè)電路內(nèi)部對(duì)PLL輸出時(shí)鐘進(jìn)行比較和判斷，將判斷結(jié)果直接輸出片外，以避免接口引腳或ATE測(cè)試機(jī)臺(tái)本身參數(shù)配置較低而引起的測(cè)試限制， 控制測(cè)試成本，并提高測(cè)試結(jié)果的穩(wěn)定性。

發(fā)明內(nèi)容
為了克服現(xiàn)有PLL電路測(cè)試方法的上述一個(gè)或多個(gè)不足，本發(fā)明提供了一種全面的、兼容各種類型PLL電路、對(duì)電路輸出引腳和ATE測(cè)試設(shè)備要求低的、和/或易于實(shí)現(xiàn)和測(cè)量的測(cè)試電路及測(cè)試方法。根據(jù)本發(fā)明的一個(gè)方面，提供了一種針對(duì)PLL電路的ATE測(cè)試電路，該ATE測(cè)試電路包括
測(cè)試控制電路，用于配置所述ATE測(cè)試電路的預(yù)定標(biāo)準(zhǔn)值參數(shù)； 至少一個(gè)計(jì)數(shù)器，其中每個(gè)計(jì)數(shù)器對(duì)應(yīng)PLL電路的一路輸出信號(hào)，并且每個(gè)計(jì)數(shù)器用于對(duì)其所對(duì)應(yīng)的一路輸出信號(hào)的上下跳變進(jìn)行計(jì)數(shù)；
至少一個(gè)比較器，其中每個(gè)比較器對(duì)應(yīng)PLL電路的一路輸出信號(hào)，并且每個(gè)比較器用于將其所對(duì)應(yīng)的計(jì)數(shù)器的計(jì)數(shù)結(jié)果與相應(yīng)的標(biāo)準(zhǔn)值參數(shù)進(jìn)行比較；測(cè)試開關(guān)，用于啟動(dòng)和終止上述計(jì)數(shù)器的工作；以及測(cè)試結(jié)果輸出電路，用于輸出上述比較器的比較結(jié)果。優(yōu)選地，由ATE直接控制所述預(yù)定標(biāo)準(zhǔn)值參數(shù)的配置及所述測(cè)試開關(guān)。優(yōu)選地，當(dāng)被測(cè)PLL電路的工作模式及輸出支路選擇被配置完畢并穩(wěn)定輸出時(shí)鐘信號(hào)之后，才啟動(dòng)所述測(cè)試開關(guān)，以啟動(dòng)所述計(jì)數(shù)器的工作。優(yōu)選地，所述測(cè)試開關(guān)的啟動(dòng)時(shí)間由測(cè)試向量進(jìn)行描述。優(yōu)選地，根據(jù)被測(cè)PLL電路的當(dāng)前輸出時(shí)鐘頻率和輸入到所述PLL電路的外部時(shí)鐘頻率來計(jì)算得到所述測(cè)試開關(guān)的終止時(shí)間。優(yōu)選地，所述計(jì)算包括用被測(cè)PLL電路的當(dāng)前輸出時(shí)鐘頻率的倒數(shù)乘以輸入到比較器中的相應(yīng)標(biāo)準(zhǔn)值參數(shù)，即可得到測(cè)試開關(guān)從開啟到關(guān)閉的總時(shí)間；將所述總時(shí)間除以所述外部時(shí)鐘頻率的倒數(shù)以得到測(cè)試開關(guān)的終止時(shí)間。優(yōu)選地，所述測(cè)試開關(guān)的終止時(shí)間由測(cè)試向量進(jìn)行描述。優(yōu)選地，通過ATE直接觀察和測(cè)量所述ATE測(cè)試電路的測(cè)試結(jié)果。優(yōu)選地，所述ATE測(cè)試電路能夠測(cè)試PLL電路的多路輸出，其中所述ATE測(cè)試電路針對(duì)所述多路輸出中的每路輸出均設(shè)置一個(gè)經(jīng)配置的標(biāo)準(zhǔn)值參數(shù)、一個(gè)計(jì)數(shù)器以及一個(gè)比較器。優(yōu)選地，與所述多路輸出中的每路輸出對(duì)應(yīng)的每個(gè)比較器的比較結(jié)果輸出信號(hào)分別被作為一組測(cè)試結(jié)果直接輸出到所述ATE測(cè)試電路和被測(cè)PLL電路所共同位于的芯片的外部引腳，供ATE進(jìn)行觀測(cè)。優(yōu)選地，將與所述多路輸出對(duì)應(yīng)的所有比較器的比較結(jié)果通過與門進(jìn)行“邏輯與” 運(yùn)算，得到一個(gè)最終測(cè)試結(jié)果，并僅將該最終測(cè)試結(jié)果單獨(dú)輸出到所述ATE測(cè)試電路和被測(cè)PLL電路所共同位于的芯片的外部引腳，供ATE進(jìn)行觀測(cè)。優(yōu)選地，所述ATE測(cè)試電路與所述PLL電路在同一芯片內(nèi)。根據(jù)本發(fā)明的第二個(gè)方面，提供了一種針對(duì)PLL的ATE測(cè)試方法，包含步驟如下
(1)配置被測(cè)PLL電路的參數(shù)和測(cè)試電路的預(yù)定標(biāo)準(zhǔn)值參數(shù)；
(2)啟動(dòng)測(cè)試開關(guān)；
(3)當(dāng)測(cè)試開關(guān)啟動(dòng)后，所有計(jì)數(shù)器同時(shí)分別對(duì)被測(cè)PLL電路的各路輸出信號(hào)的上下跳變開始計(jì)數(shù)；
(4)關(guān)閉測(cè)試開關(guān)；
(5)將各計(jì)數(shù)器的輸出數(shù)值與相應(yīng)的標(biāo)準(zhǔn)值參數(shù)進(jìn)行比較；
(6)輸出測(cè)試結(jié)果。優(yōu)選地，配置所述被測(cè)PLL電路的參數(shù)包括配置被測(cè)PLL電路的工作模式及輸出支路選擇。優(yōu)選地，在所述步驟(2)中，測(cè)試開關(guān)的啟動(dòng)由ATE直接控制，其啟動(dòng)時(shí)間由測(cè)試向量進(jìn)行描述。優(yōu)選地，測(cè)試開關(guān)的啟動(dòng)時(shí)間位于所述被測(cè)PLL電路被配置完畢并穩(wěn)定輸出時(shí)鐘信號(hào)之后的任意時(shí)刻。優(yōu)選地，所述被測(cè)PLL電路被配置完畢并穩(wěn)定輸出時(shí)鐘信號(hào)所需的時(shí)間，由被測(cè) PLL電路的自身結(jié)構(gòu)特征約束，技術(shù)人員可以根據(jù)被測(cè)PLL電路的自身特征，來選擇合適的時(shí)間點(diǎn)，并記錄于測(cè)試向量中，以便在ATE上完成步驟(2)。優(yōu)選地，在所述步驟(4)中，測(cè)試開關(guān)的關(guān)閉由ATE直接控制，其關(guān)閉時(shí)間由測(cè)試向量進(jìn)行描述。優(yōu)選地，根據(jù)被測(cè)PLL電路的當(dāng)前輸出時(shí)鐘頻率與輸入到所述PLL電路的外部時(shí)鐘頻率來計(jì)算得到測(cè)試開關(guān)的關(guān)閉時(shí)間。優(yōu)選地，所述計(jì)算包括用被測(cè)PLL電路的當(dāng)前輸出時(shí)鐘頻率的倒數(shù)乘以輸入到比較器中的相應(yīng)標(biāo)準(zhǔn)值參數(shù)，即可得到測(cè)試開關(guān)從開啟到關(guān)閉的總時(shí)間；將所述總時(shí)間除以所述外部時(shí)鐘頻率的倒數(shù)以得到測(cè)試開關(guān)的終止時(shí)間。優(yōu)選地，在所述步驟(5 )中，比較之后將比較結(jié)果存儲(chǔ)于內(nèi)置的存儲(chǔ)器中和/或直接輸出。優(yōu)選地，在所述步驟(6)中，由ATE直接測(cè)量測(cè)試結(jié)果，測(cè)量的時(shí)刻選擇在上述測(cè)試開關(guān)被關(guān)閉，并且所述比較器完成比較運(yùn)算且該比較器的輸出數(shù)值達(dá)到穩(wěn)態(tài)時(shí)。優(yōu)選地，在上述步驟(3)中，被測(cè)PLL電路應(yīng)工作在正常模式或其他可以使PLL電路正常運(yùn)作的模式之下。優(yōu)選地，在計(jì)數(shù)過程中，被測(cè)PLL電路的相關(guān)參數(shù)及其輸入時(shí)鐘頻率應(yīng)保持穩(wěn)定， 以便測(cè)試結(jié)果能夠真實(shí)反映被測(cè)PLL電路的設(shè)計(jì)和運(yùn)行時(shí)所應(yīng)具備的標(biāo)準(zhǔn)。本發(fā)明具有下述一個(gè)或多個(gè)優(yōu)點(diǎn)
1.對(duì)PLL的各路輸出都可以進(jìn)行全面的測(cè)試；
2.對(duì)PLL的輸出時(shí)鐘由工藝差異而導(dǎo)致的相位差別可以做到完全兼容，即不會(huì)因?yàn)闇y(cè)試捕捉時(shí)間點(diǎn)的選取而導(dǎo)致對(duì)被測(cè)電路的不同樣片選擇性兼容；
3.在被測(cè)電路內(nèi)部對(duì)PLL輸出時(shí)鐘進(jìn)行比較和判斷，將判斷結(jié)果直接輸出片外，以避免接口引腳或ATE測(cè)試機(jī)臺(tái)本身參數(shù)配置較低而引起的測(cè)試限制，并提高測(cè)試結(jié)果的穩(wěn)定性；
4.本發(fā)明的測(cè)試電路以模塊為組織形式，可以在PLL運(yùn)行過程中對(duì)其輸出進(jìn)行有效的測(cè)試，并判斷PLL輸出的正確性，在測(cè)試結(jié)束時(shí)直接輸出測(cè)試結(jié)果，硬件開銷小，控制簡(jiǎn)單， 大大降低了 ATE所使用的測(cè)試向量的復(fù)雜度和操作難度。


為了更詳細(xì)地描述本發(fā)明的示例性實(shí)施例，現(xiàn)在將對(duì)附圖進(jìn)行參考，在附圖中 圖1是根據(jù)本發(fā)明第一實(shí)施例的針對(duì)PLL電路的ATE測(cè)試電路結(jié)構(gòu)圖2是根據(jù)本發(fā)明第二實(shí)施例的針對(duì)PLL電路的ATE測(cè)試電路結(jié)構(gòu)圖。
具體實(shí)施例方式某些術(shù)語在本申請(qǐng)文件中自始至終用來指示特定系統(tǒng)部件。如本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到的那樣，通?？梢杂貌煌拿Q來指示相同的部件，因而本申請(qǐng)文件不意圖區(qū)別那些只是在名稱上不同而不是在功能方面不同的部件。在本申請(qǐng)文件中，以開放的形式使用術(shù)語“包括”、“包含”和“具有”，并且因此應(yīng)將其解釋為意指“包括但不限于…”。下面結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。圖1示出了本發(fā)明的第一優(yōu)選實(shí)施例。
如圖1所示，PLL 10為被測(cè)PLL電路，該P(yáng)LL電路10的輸入為外部時(shí)鐘和PLL電路的實(shí)際配置參數(shù)(該參數(shù)為PLL電路的制造商預(yù)先確定的各相應(yīng)工作參數(shù))。該P(yáng)LL電路 10的輸出僅有一路二分頻信號(hào)(輸出時(shí)鐘為PLL倍頻后的1/2)。在PLL電路10處于正常工作模式時(shí)，該路二分頻信號(hào)將被輸入到正常電路20當(dāng)中以使正常電路20進(jìn)行正常的運(yùn)作；當(dāng)PLL電路10處于PLL測(cè)試模式時(shí)，所述二分頻信號(hào)在被輸入到正常電路20的同時(shí)還要輸入到圖1中所示的計(jì)數(shù)器11中。所述計(jì)數(shù)器11對(duì)被測(cè)PLL電路10的輸出信號(hào)的上下跳變進(jìn)行計(jì)數(shù)(即用于計(jì)算被測(cè)PLL電路10輸出了多少個(gè)時(shí)鐘脈沖)。如圖1所示，計(jì)數(shù)器11分別與測(cè)試開關(guān)13和比較器12相連，其中，所述測(cè)試開關(guān) 13的輸出信號(hào)將輸入到計(jì)數(shù)器11中，而所述計(jì)數(shù)器11的輸出信號(hào)將輸入到比較器12中。具體而言，當(dāng)根據(jù)所述配置參數(shù)將PLL電路10配置完畢(例如將被測(cè)PLL電路的工作模式及輸出支路選擇配置完畢)且PLL電路10輸出穩(wěn)定的時(shí)鐘信號(hào)之后，由ATE控制開啟測(cè)試開關(guān)13以啟動(dòng)計(jì)數(shù)器11對(duì)PLL電路10的輸出信號(hào)的上下跳變進(jìn)行計(jì)數(shù)，直至 ATE控制測(cè)試開關(guān)關(guān)閉為止。其中，根據(jù)被測(cè)PLL電路10的當(dāng)前輸出時(shí)鐘頻率和所輸入的外部時(shí)鐘頻率來計(jì)算得到所述測(cè)試開關(guān)13的終止時(shí)間。優(yōu)選地，本發(fā)明的ATE測(cè)試機(jī)臺(tái)(在本文中簡(jiǎn)稱為ATE)通過下述方式來計(jì)算所述測(cè)試開關(guān)13的終止時(shí)間，即用被測(cè)PLL電路的當(dāng)前輸出時(shí)鐘頻率的倒數(shù)(即輸出時(shí)鐘的周期)乘以輸入到比較器中的期望計(jì)數(shù)值(即標(biāo)準(zhǔn)值參數(shù)14)，即可得到測(cè)試開關(guān)從開啟到關(guān)閉的總時(shí)間；之后將所述總時(shí)間除以所述外部時(shí)鐘周期(即為外部時(shí)鐘頻率的倒數(shù))即可得到測(cè)試開關(guān)13的終止時(shí)間，該終止時(shí)間用于指示當(dāng)外部時(shí)鐘到達(dá)第多少個(gè)周期時(shí)，ATE關(guān)閉所述測(cè)試開關(guān)13。其中，所述測(cè)試開關(guān)的啟動(dòng)時(shí)間和終止時(shí)間優(yōu)選地采用測(cè)試向量進(jìn)行描述。此外，根據(jù)本發(fā)明第一實(shí)施例的針對(duì)PLL電路的ATE測(cè)試電路還包括測(cè)試控制電路(圖1中未示出)，其用于配置所述ATE測(cè)試電路的預(yù)定標(biāo)準(zhǔn)值參數(shù)(S卩如前所述的預(yù)定期望計(jì)數(shù)值)，并將所述預(yù)定標(biāo)準(zhǔn)值參數(shù)14輸入到所述比較器12中。如前所述，計(jì)數(shù)器11的實(shí)際計(jì)數(shù)結(jié)果被輸出到圖1所示的比較器12中，在該比較器12中，對(duì)所述實(shí)際計(jì)數(shù)結(jié)果和來自所述測(cè)試控制電路的預(yù)定標(biāo)準(zhǔn)值參數(shù)進(jìn)行比較。如果比較結(jié)果相同，則輸出高電平；如果比較結(jié)果不同，則輸出低電平。該比較結(jié)果由測(cè)試結(jié)果輸出電路(圖1中未示出)直接輸出至所述ATE測(cè)試電路和被測(cè)PLL電路所共同位于的芯片的輸出引腳，由ATE進(jìn)行直接觀察和測(cè)量。下面將詳細(xì)描述本發(fā)明的第二實(shí)施例。如圖2所示，被測(cè)PLL電路100的輸入為外部時(shí)鐘和PLL的配置參數(shù)(同實(shí)施例 1)。該被測(cè)PLL電路的輸出為一路二分頻信號(hào)、一路三分頻信號(hào)和一路四分頻信號(hào)(輸出時(shí)鐘分別為PLL倍頻后的1/2，1/3和1/4)。當(dāng)被測(cè)PLL電路100處于正常工作模式時(shí)，這三路輸出信號(hào)被輸入到正常電路當(dāng)中以供正常電路使用；當(dāng)被測(cè)PLL電路處于測(cè)試狀態(tài)下時(shí)，這三路信號(hào)被輸出到正常電路的同時(shí)還被輸入到圖2中所示的三個(gè)不同的計(jì)數(shù)器111、 112,113中。所述三個(gè)計(jì)數(shù)器111、112、113分別對(duì)被測(cè)PLL電路100的各路輸出信號(hào)的上下跳變進(jìn)行計(jì)數(shù)(即用于計(jì)算被測(cè)PLL電路100的各路輸出了多少個(gè)時(shí)鐘脈沖)。如圖2所示，計(jì)數(shù)器111、112、113中的每一個(gè)均與測(cè)試開關(guān)130和一個(gè)比較器相連，其中，所述測(cè)試開關(guān)130的輸出信號(hào)將輸入到各計(jì)數(shù)器中，而所述各計(jì)數(shù)器的輸出信號(hào)將輸入到與其對(duì)應(yīng)的一個(gè)比較器中。當(dāng)PLL電路100被配置完畢(例如將被測(cè)PLL電路的工作模式及輸出支路選擇配置完畢)并輸出穩(wěn)定時(shí)鐘信號(hào)后，由ATE控制的測(cè)試開關(guān)130啟動(dòng)各計(jì)數(shù)器111、112、113 進(jìn)行計(jì)數(shù)，即該測(cè)試開關(guān)130同時(shí)控制三個(gè)計(jì)數(shù)器同時(shí)進(jìn)行計(jì)數(shù)，直至ATE控制測(cè)試開關(guān) 130關(guān)閉為止。其中，根據(jù)被測(cè)PLL電路100的當(dāng)前輸出時(shí)鐘頻率和所輸入的外部時(shí)鐘頻率來計(jì)算得到所述測(cè)試開關(guān)130的終止時(shí)間(計(jì)算方式同第一實(shí)施例中的相應(yīng)計(jì)算方式)。其中，所述測(cè)試開關(guān)130的啟動(dòng)時(shí)間和終止時(shí)間優(yōu)選地由測(cè)試向量進(jìn)行描述。此外，根據(jù)本發(fā)明第二實(shí)施例的針對(duì)PLL電路的ATE測(cè)試電路還包括測(cè)試控制電路(圖2中未示出)，其用于根據(jù)PLL電路的各路輸出頻率來配置所述ATE測(cè)試電路的各預(yù)定標(biāo)準(zhǔn)值參數(shù)(即與被測(cè)PLL電路的各路輸出分別對(duì)應(yīng)的各預(yù)定期望計(jì)數(shù)值)，并將所述各預(yù)定標(biāo)準(zhǔn)值參數(shù)分別輸入到對(duì)應(yīng)的比較器中；例如，將第一預(yù)定標(biāo)準(zhǔn)值參數(shù)輸入到比較器 121中，將第二預(yù)定標(biāo)準(zhǔn)值參數(shù)輸入到比較器122中，將第三預(yù)定標(biāo)準(zhǔn)值參數(shù)輸入到比較器 123中，其中該第一預(yù)定標(biāo)準(zhǔn)值參數(shù)與PLL電路的第一路輸出信號(hào)(如圖2中所示的二分頻信號(hào))的頻率相關(guān)，第二預(yù)定標(biāo)準(zhǔn)值參數(shù)與PLL電路的第二路輸出信號(hào)(如圖2中所示的三分頻信號(hào))的頻率相關(guān)，依此類推，第三預(yù)定標(biāo)準(zhǔn)值參數(shù)與PLL電路的第三路輸出信號(hào)(如圖 2中所示的四分頻信號(hào))的頻率相關(guān)。如前所述，每一路計(jì)數(shù)器的計(jì)數(shù)結(jié)果分別被輸出至圖2中所示的對(duì)應(yīng)的一個(gè)比較器中，即計(jì)數(shù)器111的實(shí)際計(jì)數(shù)結(jié)果被輸入到比較器121中，計(jì)數(shù)器112的實(shí)際計(jì)數(shù)結(jié)果被輸入到比較器122中，計(jì)數(shù)器113的實(shí)際計(jì)數(shù)結(jié)果被輸入到比較器123中。在各比較器中，將所輸入的實(shí)際計(jì)數(shù)結(jié)果與由測(cè)試控制電路所輸入的對(duì)應(yīng)預(yù)定標(biāo)準(zhǔn)值參數(shù)進(jìn)行比較 (每一路都有單獨(dú)的一組預(yù)定標(biāo)準(zhǔn)值進(jìn)行比較)。如果比較結(jié)果相同，則輸出高電平；如果比較結(jié)果不同，則輸出低電平。優(yōu)選地，將三路比較結(jié)果送至一個(gè)三輸入與門150，以進(jìn)行“邏輯與”運(yùn)算，從而得到一個(gè)最終結(jié)果，然后經(jīng)測(cè)試結(jié)果輸出電路(圖2中未示出)將最終結(jié)果輸出至所述ATE測(cè)試電路和被測(cè)PLL電路所共同位于的芯片的外部輸出引腳，由ATE進(jìn)行測(cè)量。可替換地，也可以使與所述三路輸出中的每路輸出對(duì)應(yīng)的每個(gè)比較器的比較結(jié)果分別作為一組測(cè)試結(jié)果經(jīng)由測(cè)試結(jié)果輸出電路直接輸出到所述ATE測(cè)試電路和被測(cè)PLL電路所共同位于的芯片的外部輸出引腳，供ATE進(jìn)行測(cè)量?？商鎿Q地，上述第一實(shí)施例和第二實(shí)施例中的比較結(jié)果也可以先被存儲(chǔ)在內(nèi)置的存儲(chǔ)器中，然后根據(jù)情況選擇是否進(jìn)行輸出。優(yōu)選地，在第一實(shí)施例和第二實(shí)施例中，由ATE直接測(cè)量測(cè)試結(jié)果的測(cè)量時(shí)刻選擇在上述測(cè)試開關(guān)被關(guān)閉，并且所述比較器完成比較運(yùn)算且該比較器的輸出數(shù)值達(dá)到穩(wěn)態(tài)時(shí)。優(yōu)選地，在計(jì)數(shù)器進(jìn)行計(jì)數(shù)的過程中，被測(cè)PLL電路應(yīng)工作在正常模式或其他可以使PLL電路正常運(yùn)作的模式之下。優(yōu)選地，在計(jì)數(shù)過程中，被測(cè)PLL電路的相關(guān)參數(shù)及其輸入時(shí)鐘頻率應(yīng)保持穩(wěn)定， 以便測(cè)試結(jié)果能夠真實(shí)反映被測(cè)PLL電路的設(shè)計(jì)和運(yùn)行時(shí)所應(yīng)具備的標(biāo)準(zhǔn)。優(yōu)選地，在前述實(shí)施例中，所述ATE測(cè)試電路與所述PLL電路在同一芯片內(nèi)。
通過上述兩個(gè)實(shí)施例的描述，本發(fā)明的優(yōu)點(diǎn)是明顯的。本發(fā)明克服了傳統(tǒng)PLL電路測(cè)試方法的前述不足，可行性好，測(cè)試結(jié)果真實(shí)準(zhǔn)確。最后應(yīng)說明的是以上實(shí)施例僅用以說明而非限制本發(fā)明的技術(shù)方案，盡管參照上述實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解依然可以對(duì)本發(fā)明進(jìn)行修改或者等同替換，而不脫離本發(fā)明的精神和范圍的任何修改或局部替換，其均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當(dāng)中。
權(quán)利要求
1.一種針對(duì)PLL電路的ATE測(cè)試電路，其特征在于，該ATE測(cè)試電路包括測(cè)試控制電路，用于配置所述ATE測(cè)試電路的預(yù)定標(biāo)準(zhǔn)值參數(shù)；至少一個(gè)計(jì)數(shù)器，其中每個(gè)計(jì)數(shù)器對(duì)應(yīng)PLL電路的一路輸出信號(hào)，并且每個(gè)計(jì)數(shù)器用于對(duì)其所對(duì)應(yīng)的一路輸出信號(hào)的上下跳變進(jìn)行計(jì)數(shù)；至少一個(gè)比較器，其中每個(gè)比較器對(duì)應(yīng)PLL電路的一路輸出信號(hào)，并且每個(gè)比較器用于將其所對(duì)應(yīng)的計(jì)數(shù)器的計(jì)數(shù)結(jié)果與相應(yīng)的標(biāo)準(zhǔn)值參數(shù)進(jìn)行比較；測(cè)試開關(guān)，用于啟動(dòng)和終止上述計(jì)數(shù)器的工作；以及測(cè)試結(jié)果輸出電路，用于輸出上述比較器的比較結(jié)果。
2.根據(jù)權(quán)利要求1所述的ATE測(cè)試電路，其特征在于，當(dāng)被測(cè)PLL電路的工作模式及輸出支路選擇被配置完畢并穩(wěn)定輸出時(shí)鐘信號(hào)之后，所述測(cè)試開關(guān)才被啟動(dòng)，以啟動(dòng)所述計(jì)數(shù)器的工作。
3.根據(jù)權(quán)利要求1或2所述的ATE測(cè)試電路，其特征在于，所述測(cè)試開關(guān)的終止時(shí)間是根據(jù)被測(cè)PLL電路的當(dāng)前輸出時(shí)鐘頻率和輸入到所述PLL電路的外部時(shí)鐘頻率來計(jì)算得到的。
4.根據(jù)權(quán)利要求3所述的ATE測(cè)試電路，其特征在于，所述計(jì)算包括用被測(cè)PLL電路的當(dāng)前輸出時(shí)鐘頻率的倒數(shù)乘以輸入到比較器中的相應(yīng)標(biāo)準(zhǔn)值參數(shù)， 即可得到測(cè)試開關(guān)從開啟到關(guān)閉的總時(shí)間；將所述總時(shí)間除以所述外部時(shí)鐘頻率的倒數(shù)以得到測(cè)試開關(guān)的終止時(shí)間。
5.根據(jù)權(quán)利要求1或2所述的ATE測(cè)試電路，其特征在于，所述被測(cè)PLL電路輸出多路輸出信號(hào)，與所述多路輸出信號(hào)中的每路輸出信號(hào)對(duì)應(yīng)的比較器的比較結(jié)果輸出信號(hào)分別被作為一組測(cè)試結(jié)果直接輸出到所述ATE測(cè)試電路和被測(cè)PLL電路所共同位于的芯片的外部引腳，供ATE進(jìn)行觀測(cè)。
6.根據(jù)權(quán)利要求1或2所述的ATE測(cè)試電路，其特征在于，所述被測(cè)PLL電路輸出多路輸出信號(hào)，將與所述多路輸出信號(hào)對(duì)應(yīng)的所有比較器的比較結(jié)果通過與門進(jìn)行“邏輯與”運(yùn)算，得到一個(gè)最終測(cè)試結(jié)果，并將該最終測(cè)試結(jié)果單獨(dú)輸出到所述ATE測(cè)試電路和被測(cè)PLL 電路所共同位于的芯片的外部引腳，供ATE進(jìn)行觀測(cè)。
7.一種針對(duì)PLL電路的ATE測(cè)試方法，包含步驟如下(1)配置被測(cè)PLL電路的參數(shù)和測(cè)試電路的預(yù)定標(biāo)準(zhǔn)值參數(shù)；(2)啟動(dòng)測(cè)試開關(guān)；(3)當(dāng)測(cè)試開關(guān)啟動(dòng)后，所有計(jì)數(shù)器同時(shí)分別對(duì)被測(cè)PLL電路的各路輸出信號(hào)的上下跳變開始計(jì)數(shù)；(4)關(guān)閉測(cè)試開關(guān)；(5)將各計(jì)數(shù)器的輸出數(shù)值與相應(yīng)的標(biāo)準(zhǔn)值參數(shù)進(jìn)行比較；(6)輸出測(cè)試結(jié)果。
8.根據(jù)權(quán)利要求7所述的ATE測(cè)試方法，其特征在于，測(cè)試開關(guān)的啟動(dòng)時(shí)間位于所述被測(cè)PLL電路被配置完畢并穩(wěn)定輸出時(shí)鐘信號(hào)之后。
9.根據(jù)權(quán)利要求7所述的ATE測(cè)試方法，其特征在于，測(cè)試開關(guān)的關(guān)閉時(shí)間是根據(jù)被測(cè) PLL電路的當(dāng)前輸出時(shí)鐘頻率和輸入到所述PLL電路的外部時(shí)鐘頻率來計(jì)算得到的。
10.根據(jù)權(quán)利要求9所述的ATE測(cè)試方法，其特征在于，所述計(jì)算包括用被測(cè)PLL電路的當(dāng)前輸出時(shí)鐘頻率的倒數(shù)乘以輸入到比較器中的相應(yīng)標(biāo)準(zhǔn)值參數(shù)， 即可得到測(cè)試開關(guān)從開啟到關(guān)閉的總時(shí)間；將所述總時(shí)間除以所述外部時(shí)鐘頻率的倒數(shù)以得到測(cè)試開關(guān)的終止時(shí)間。
全文摘要
本發(fā)明公開了一種針對(duì)PLL電路的ATE測(cè)試電路及測(cè)試方法。該測(cè)試電路置于被測(cè)PLL電路的外圍，包括測(cè)試控制電路，測(cè)試開關(guān)，一個(gè)或一個(gè)以上的計(jì)數(shù)器，與每個(gè)計(jì)數(shù)器對(duì)應(yīng)的比較器，測(cè)試結(jié)果輸出電路。該測(cè)試方法包括(1)配置PLL電路參數(shù)和測(cè)試控制電路；(2)啟動(dòng)測(cè)試開關(guān)；(3)計(jì)數(shù)器進(jìn)行計(jì)數(shù)；(4)關(guān)閉測(cè)試開關(guān)；(5)比較器對(duì)計(jì)數(shù)器的輸出數(shù)值與標(biāo)準(zhǔn)值進(jìn)行比較；(6)輸出測(cè)試結(jié)果。本發(fā)明的測(cè)試電路以模塊為組織形式，可以在PLL運(yùn)行過程中對(duì)其輸出進(jìn)行有效的測(cè)試，并判斷PLL輸出的正確性，在測(cè)試結(jié)束時(shí)直接輸出測(cè)試結(jié)果，硬件開銷小，控制簡(jiǎn)單，大大降低了ATE所使用的測(cè)試向量的復(fù)雜度和操作難度。
文檔編號(hào)H03L7/08GK102571079SQ201010607240
公開日2012年7月11日 申請(qǐng)日期2010年12月27日 優(yōu)先權(quán)日2010年12月27日
發(fā)明者毛魯丁 申請(qǐng)人:北京國(guó)睿中數(shù)科技股份有限公司