專利名稱：一種時鐘切換方法及時鐘切換裝置的制作方法
技術領域：
本發(fā)明屬于時鐘信號處理技術領域，具體地說，是涉及一種時鐘信號的切換方 法以及時鐘切換裝置。
背景技術：
在數(shù)字視頻處理芯片中，根據(jù)應用場合的需要，經(jīng)常要實現(xiàn)輸入時鐘的切換。 比如某個視頻處理芯片有兩個輸入時鐘dkl、clk2,當輸入到視頻處理芯片的視頻流在 低分辨率時，要求芯片的工作時鐘是clkl ；當輸入到視頻處理芯片的視頻流工作在高分 辨率時，則要求芯片的工作時鐘為clk2。兩個輸入時鐘dkl、Clk2的切換時間對這個視頻處理芯片來說是完全未知的，如 果不做專門處理，而直接采用一個選擇器選擇其中一路時鐘信號輸出，可能會使此視頻 處理芯片的電路發(fā)生未知的問題，從而導致電路的崩潰或者邏輯上的混亂。舉例說明 一般的時鐘切換電路不會考慮毛刺和亞穩(wěn)態(tài)問題，它只是通過一個簡單的二選一切換芯 片來對兩路時鐘信號clkl、dk2進行切換，其邏輯電路參見圖1所示。對應的邏輯公式 為elk—out = (elk—sel or elk—1)and( elk—sel or elk—2) (1)其中，elk—sel 為時鐘選 擇信號； elk—sel為dk—sel的反向信號。由公式(1)可見，在時鐘選擇信號dk—sel為 0時， dk—sel為1。根據(jù)邏輯或門的特性，或門Orl的輸出為dk—1，或門0r2的輸出 為1，即Orl對dk—1是“暢通的” ；0r2對dk—2是“阻塞的”。由此一來，通過與門 And輸出的時鐘信號elk—out即為elk—1。在實際的工程應用中，如果elk—sel在電路運行中動態(tài)變化，上述電路如果不做 特殊處理，在切換輸出的時鐘信號elk—out上就會產(chǎn)生毛刺或者出現(xiàn)不確定狀態(tài)，如圖2 所示的時鐘波形。其中，箭頭所指的脈沖即為切換過程中所產(chǎn)生的毛刺。若將該時鐘信 號直接輸入到視頻處理芯片中，則會對系統(tǒng)運行的穩(wěn)定性造成不利影響。為了實現(xiàn)系統(tǒng)的穩(wěn)定運行，就需要采取一定的措施來實現(xiàn)時鐘信號的平滑切 換，從而使得切換后輸出的時鐘信號沒有毛刺，沒有亞穩(wěn)態(tài)問題。為此，業(yè)界提出了一 些解決該類問題的方法，比如公告號為CN2872451Y、CN100587652C、CN101299159B 的專利申請。雖然在解決毛刺和亞穩(wěn)態(tài)問題上都起到了一定的作用，但是各有其自身的 缺陷。比如中國實用新型CN2872451Y公開了一種新型時鐘動態(tài)切換電路，雖然在一定 程度上解決了亞穩(wěn)態(tài)問題，但是當快慢時鐘頻率相差較大時，難以避免門控輸出疊加產(chǎn) 生毛刺現(xiàn)象。發(fā)明專利CN100587652C公開了一種時鐘切換方法以及時鐘切換裝置，步 驟多、操作復雜，而且必須事先知道要切換的兩路時鐘信號中，哪路時鐘比較快，哪路 時鐘比較慢，快慢時鐘信號必須輸入到特定的端口上，才能實現(xiàn)時鐘信號的平滑切換， 因此實際應用情況并不理想。中國發(fā)明專利CN101299159B公開了一種時鐘切換電路， 采用兩個D觸發(fā)器以及復位產(chǎn)生電路、或門和與非門等來解決亞穩(wěn)態(tài)和輸出毛刺問題。 經(jīng)過邏輯仿真我們發(fā)現(xiàn)當時鐘選擇信號dk—sel在dkl或者dk2上升沿附近變化時，該專利技術對亞穩(wěn)態(tài)的處理不夠完善，容易導致邏輯的混亂?；诖耍绾卧O計一種能夠實現(xiàn)任意頻率時鐘之間的平滑切換，以徹底規(guī)避亞 穩(wěn)態(tài)和毛刺問題，是本發(fā)明所要解決的一項主要問題。

發(fā)明內容
本發(fā)明的目的之一在于提供一種時鐘切換方法，用于根據(jù)時鐘選擇信號進行第 一時鐘信號clkl和第二時鐘信號dk2的切換，包括以下步驟a、對所述時鐘選擇信號進行處理，生成第一時鐘選擇信號和第二時鐘選擇信 號；其中，當所述時鐘選擇信號從選通Clkl的狀態(tài)跳變到選通Clk2的狀態(tài)時，第一時鐘 選擇信號在保持選通clkl的狀態(tài)至少一個clkl脈沖時進行跳變；第二時鐘選擇信號在所 述第一時鐘選擇信號跳變后，保持當前阻斷clk2的狀態(tài)至少兩個dk2脈沖時進行跳變；b、將所述第一、第二時鐘選擇信號作為門控使能信號，分別對clkl、Clk2進行 門控處理；C、將門控處理后生成的信號進行組合輸出。為了進一步消除毛刺，在所述步驟b中，當所述第一、第二時鐘選擇信號阻斷 clkl或dk2輸出時，優(yōu)選經(jīng)門控處理后生成高電平1。為了實現(xiàn)該目的，可以將所述第 一、第二時鐘選擇信號分別與所述的clkl、dk2進行邏輯“或”操作，在第一或第二時 鐘選擇信號為高電平1時，通過“或”操作輸出高電平1，以阻斷clkl或dk2的輸出。再進一步的，在所述步驟C中，對門控處理后生成的信號進行邏輯“與”操作， 以實現(xiàn)信號的組合輸出。作為形成所述第一、第二時鐘選擇信號的一種具體處理方式，在所述步驟a中， 對所述時鐘選擇信號在第一時鐘域進行至少一次同步處理后，生成所述的第一時鐘選擇 信號；對所述第一時鐘選擇信號在第二時鐘域進行至少兩次同步處理后，進行取反操 作，進而生成所述的第二時鐘選擇信號。優(yōu)選的，對所述時鐘選擇信號在第一時鐘域進行兩次同步處理后，生成所述的 第一時鐘選擇信號；對所述第一時鐘選擇信號在第二時鐘域進行三次同步處理后，進行 取反操作，進而生成所述的第二時鐘選擇信號。本發(fā)明的目的之二在于提供一種時鐘切換裝置，同樣用于根據(jù)時鐘選擇信號進 行第一時鐘信號clkl和第二時鐘信號dk2的切換，包括四組D觸發(fā)器、第一時鐘門控處 理模塊、第二時鐘門控處理模塊和組合處理模塊；其中，第一組D觸發(fā)器的數(shù)據(jù)端接收所述的時鐘選擇信號，時鐘端接收dkl，輸出端 輸出第一時鐘選擇信號；第二組D觸發(fā)器的數(shù)據(jù)端接收所述的第一時鐘選擇信號，時鐘端接收dk2，輸 出端連接第三組D觸發(fā)器的反相復位端；第三組D觸發(fā)器的數(shù)據(jù)端接收所述的時鐘選擇信號，時鐘端接收dk2，輸出端 通過反相器輸出第二時鐘選擇信號；第四組D觸發(fā)器的數(shù)據(jù)端接收所述的第二時鐘選擇信號，時鐘端接收dkl，輸 出端連接第一組D觸發(fā)器的反相置位端；第一時鐘門控處理模塊，接收所述第一時鐘選擇信號，并作為門控使能信號，對所述Clkl進行門控處理；第二時鐘門控處理模塊，接收所述第二時鐘選擇信號，并作為門控使能信號， 對所述clk2進行門控處理；組合處理模塊，將門控處理后生成的信號進行組合輸出。采用上述的四組D觸發(fā)器對時鐘選擇信號進行處理，以生成用于控制dkl、clk2 選通輸出的門控使能信號，即第一時鐘選擇信號和第二時鐘選擇信號，進而可以達到去 除毛刺和亞穩(wěn)態(tài)的設計目的。具體來講，當所述時鐘選擇信號從選通dkl的狀態(tài)跳變 到選通dk2的狀態(tài)時，利用所述第一組D觸發(fā)器，可以使第一時鐘選擇信號在保持選通 clkl的狀態(tài)至少經(jīng)歷一個dkl脈沖時進行跳變；利用第二、第三組D觸發(fā)器，可以使第 二時鐘選擇信號在所述第一時鐘選擇信號跳變后，保持當前阻斷dk2的狀態(tài)至少經(jīng)歷兩 個dk2脈沖時進行跳變；反之亦然，即當所述時鐘選擇信號從選通dk2的狀態(tài)跳變到選 通clkl的狀態(tài)時，利用所述第三組D觸發(fā)器，可以使第二時鐘選擇信號在保持選通clk2 的狀態(tài)至少經(jīng)歷一個clk2脈沖時進行跳變；利用第一、第四組D觸發(fā)器，可以使第一 時鐘選擇信號在所述第二時鐘選擇信號跳變后，保持當前阻斷clkl的狀態(tài)至少經(jīng)歷兩個 clkl脈沖時進行跳變。進一步的，所述第一時鐘門控處理模塊為或門，接收所述的第一時鐘選擇信號 和dkl;所述第二時鐘門控處理模塊也為或門，接收所述的第二時鐘選擇信號和clk2; 所述組合處理模塊為與門，對兩路或門輸出的信號進行“與”運算后輸出。優(yōu)選的，所述的每一組D觸發(fā)器均由兩個D觸發(fā)器串聯(lián)組成，其中，第二組D 觸發(fā)器的輸出端連接第三組D觸發(fā)器中后一級D觸發(fā)器的反相復位端；第四組D觸發(fā)器 的輸出端連接第一組D觸發(fā)器中后一級D觸發(fā)器的反相置位端。再進一步的，所述第一組D觸發(fā)器的反相復位端接收系統(tǒng)復位信號。與現(xiàn)有技術相比，本發(fā)明的優(yōu)點和積極效果是本發(fā)明的時鐘切換方法及切換 裝置相比現(xiàn)有解決方案在去除亞穩(wěn)態(tài)方面的特性更優(yōu)，而且無論時鐘選擇信號在任何時 刻發(fā)生變化，都不會引起輸出時鐘出現(xiàn)窄脈沖，即毛刺現(xiàn)象。此外，本發(fā)明對輸入時鐘 頻率沒有要求，可以實現(xiàn)任何頻率時鐘之間的平滑切換，確保系統(tǒng)運行的穩(wěn)定性。結合附圖閱讀本發(fā)明實施方式的詳細描述后，本發(fā)明的其他特點和優(yōu)點將變得 更加清楚。


圖1是傳統(tǒng)時鐘切換電路的邏輯電路原理圖；圖2是圖1所示邏輯電路的輸入輸出信號波形圖；圖3是本發(fā)明所提出的時鐘切換方法的一種實施例的流程框圖；圖4是采用圖3所示方法處理輸出的時鐘信號的一種實施例的波形圖；圖5是采用圖3所示方法處理輸出的時鐘信號的另一種實施例的波形圖；圖6是本發(fā)明所提出的時鐘切換裝置的一種實施例的邏輯電路原理圖；圖7是本發(fā)明所提出的時鐘切換裝置的另外一種實施例的邏輯電路原理圖；圖8是圖7所示邏輯電路的輸入輸出信號波形圖。
具體實施例方式下面結合附圖對本發(fā)明的具體實施方式
作進一步詳細地說明。本發(fā)明為了解決現(xiàn)有時鐘切換電路在時鐘選擇信號dk—Sd發(fā)生跳變時，容易在 輸出的時鐘信號中產(chǎn)生毛刺的問題，改變傳統(tǒng)直接將時鐘選擇信號dk—sel作為門控使能 信號，對第一時鐘信號clkl和第二時鐘信號dk2進行門控處理的設計方式，而是對所述 的時鐘選擇信號dk—sel進行處理，生成分別用于控制第一時鐘信號clkl和第二時鐘信號 clk2輸出/阻塞的第一時鐘選擇信號ffl—Q和第二時鐘選擇信號ff5—Q—n，即將公式(1) 修改為elk—out = (ffl—Q or elk—1) and (ff5_Q_n or elk—2)在時鐘選擇信號dk—sel發(fā)生跳變時，讓ffl—Q和fR—Q—η不同時變化，而是以特
定的順序進行變化，使兩路時鐘信號clkl、dk2均“阻塞”，然后再把需要輸出的一路時 鐘信號選通輸出，以避免毛刺的產(chǎn)生。以elk—sel從0變到1為例進行說明。假設elk—sel為0時，fff—Q = 0，ff5_Q_ η = 1 ； clkl選通，clk2阻塞。某時刻，elk—sel由0變?yōu)?，為避免毛刺，先讓ffl—Q = 1，并保持fR—Q—n=l，使兩路時鐘信號clkl、dk2均阻塞；然后，再把ff5—Q—η變?yōu)?0，讓clk2選通輸出。下面通過兩個具體的實施例，來詳細闡述本發(fā)明所提出的時鐘切換方法以及時 鐘切換裝置的具體設計方法及工作原理。實施例一，本實施例提出了一種時鐘切換方法，參見圖3所示，包括以下步 驟S301、接收第一時鐘信號clkl、第二時鐘信號clk2、以及用于對所述clkl、clk2
進行切換輸出的時鐘選擇信號elk—sel。S302、對所述時鐘選擇信號elk—sel進行處理，以生成第一時鐘選擇信號ffl—Q 和第二時鐘選擇信號ff5—Q—η。其中，ffl—Q用于對clkl進行使能控制，ff5—Q—η用于對dk2進行使能控制。當 clk sel處于選擇clkl輸出的狀態(tài)時，ffl—Q進入選通clkl輸出的狀態(tài)，ff5—Q—η進入阻塞 clk2輸出的狀態(tài)；當dk—sel處于選擇clk2輸出的狀態(tài)時，ffl—Q進入阻塞clkl輸出的狀 態(tài)，ff5—Q—η進入選通clk2輸出的狀態(tài)。而當elk—sel發(fā)生跳變時，為了避免輸出的時鐘 信號出現(xiàn)毛刺或者亞穩(wěn)態(tài)問題，需要對ffl—Q和ff5—Q—η的跳變時序進行特殊控制。在本 實施例中，當elk—sel從選通clkl的狀態(tài)跳變到選通clk2的狀態(tài)時，首先使ffl—Q在保持 選通clkl的狀態(tài)至少一個clkl脈沖時(即到達下一個clkl脈沖時)，再進行跳變，即跳 變成阻塞clkl輸出的狀態(tài)；而后，ff5—Q—η在ffl—Q跳變后，保持當前阻斷clk2的狀態(tài)至 少兩個dk2脈沖時(即到達之后的第二個clk2脈沖時)，再進行跳變，即跳變成選通clk2 輸出的狀態(tài)。舉例說明假設elk—sel = 0時，表示選通clkl; elk—sel=l時，表示選通clk2。 當elk—sel = 0時，ffl—Q = 0，m_Q_n = 1 ；此時clkl選通，clk2阻塞，時鐘輸出信號 elk—out輸出clkl，參見圖4所示的波形圖。當elk—sel由0變?yōu)?時，ffl—Q維持0至少 到達下一個clkl脈沖時，再變?yōu)?，即讓clkl的前一個周期的波形輸出完，然后將時鐘輸 出信號elk—out置為1。此后，ff5—Q—η在維持1至少兩個dk2脈沖后，即到達ffl—Q變?yōu)?之后的第二個clk2脈沖時，跳變?yōu)?，使時鐘輸出信號dk—out轉而輸出clk2，即從一 個完整的clk2時鐘周期開始輸出時鐘信號dk2。反之亦然，即當dk—sel由1變?yōu)?時， fR—Q—η首先維持0至少到達下一個dk2脈沖時，再變?yōu)?，即讓dk2的前一個周期的波 形輸出完，然后將elk—out置為1。此后，ffl—Q在維持1至少兩個dkl脈沖后，跳變?yōu)?0，使elk—out轉而輸出clkl，即從一個完整的clkl時鐘周期開始輸出第一時鐘信號clkl。 由此無論elk—sel在何時發(fā)生跳變，均可避免在elk—out波形中出現(xiàn)毛刺或者亞穩(wěn)態(tài)問題。如何由elk—sel來產(chǎn)生所述的第一時鐘選擇信號ffl—Q和第二時鐘選擇信號ff5—Q— η呢？本實施例提出了以下設計方案，以dk—sel從0變到1為例進行說明首先，對dk—sel在第一時鐘域(即clkl所在的時鐘域)進行至少一次同步處理， 以生成所述的第一時鐘選擇信號ffl—Q ；其次，對ffl—Q在第二時鐘域(即dk2所在的時鐘域)進行至少兩次同步處理；然后，進行取反操作，進而生成所述的第二時鐘選擇信號ff5—Q—η。同理，當dk—sel從1變到0時，則將上述步驟中的clkl與clk2互換，并將ffl— Q與fR—Q—η互換即可。即首先對elk—sel在第二時鐘域進行至少一次同步處理，以生成 所述的第二時鐘選擇信號fR—Q—η ；然后對fR—Q—η在第一時鐘域進行至少兩次同步處理 后，進行取反操作，進而生成所述的第一時鐘選擇信號ffl—Q。為了徹底解決亞穩(wěn)態(tài)問題，本實施例優(yōu)選對elk—sel在第一時鐘域進行兩次同步 處理后，生成ffl—Q ；對所述ffl—Q在第二時鐘域進行三次同步處理后，進行取反操作， 進而生成fR—Q—n，參見圖5所示的波形圖，這里僅以dk—sel從0變到1為例進行了說明。S303、將ffl—Q和ff5—Q—η作為門控使能信號，分別對clkl、clk2進行門控處理。在這里，為了避免在時鐘輸出信號dk—out中出現(xiàn)窄脈沖，本實施例優(yōu)選設計成 在ffl—Q和fR—Q—η阻斷clkl或clk2輸出時，經(jīng)門控處理后輸出高電平1。為了實現(xiàn)該 目的，可以將ffl—Q和fR—Q—η分別與所述的clkl、dk2進行邏輯“或”操作，當ffl—Q 或ff5—Q—η為1時，通過“或”操作輸出高電平1，從而阻斷clkl或dk2的輸出。而當 需要選通clkl或clk2輸出時，只需將ffl—Q或ff5—Q—η置為0即可。S304、將門控處理后生成的信號進行組合輸出。在本實施例中，可以采用對步驟S303門控處理后生成的信號進行邏輯“與”操 作的方式實現(xiàn)信號組合。例如當ffl—Q = 0，fR—Q—n=l時，通過門控處理后分別輸 出clkl和1，對二者進行“與”運算，即輸出clkl;當ffl—Q = 1，ff5—Q—n = 0時，通 過門控處理后分別輸出1和clk2，對二者進行“與”運算，即輸出dk2;而當dk—sel發(fā) 生跳變的一段期間內，由于ffl—Q= 1，fR—Q—n=l，因此通過門控處理后均輸出1，進 行“與”運算后輸出1，即elk—out在dk—sel發(fā)生跳變的一段期間內保持高電平1的狀 態(tài)，通過對所述期間進行合理設置，可以規(guī)避毛刺和亞穩(wěn)態(tài)問題的出現(xiàn)。實施例二，本實施例是為實現(xiàn)實施例一所述時鐘切換方法所提出的硬件電路架 構圖，參見圖6所示，包括四組D觸發(fā)器Dl D4、第一時鐘門控處理模塊U1、第二時 鐘門控處理模塊U2和組合處理模塊U3。其中，第一組和第四組D觸發(fā)器Dl、D4工作在 第一時鐘域，即其時鐘端CP接收第一時鐘信號clkl ；第二組和第三組D觸發(fā)器D2、D3工作在第二時鐘域，即其時鐘端CP接收第二時鐘信號dk2。系統(tǒng)輸出的用于切換dkl、 clk2的時鐘選擇信號dk—sel分別傳輸至第一、第三組D觸發(fā)器Dl、D3的數(shù)據(jù)端D，且 經(jīng)過第一組D觸發(fā)器Dl同步處理生成第一時鐘選擇信號ffl—Q，分別輸出至第二組D觸 發(fā)器D2的數(shù)據(jù)端D以及第一時鐘門控處理模塊U1。所述第二組D觸發(fā)器D2的輸出端 Q連接第三組D觸發(fā)器D3的反相復位端RD，通過第三組D觸發(fā)器D3的輸出端Q輸出 的信號經(jīng)反相器U4進行取反操作后，生成第二時鐘選擇信號fR—Q—η分別輸出至第四組 D觸發(fā)器D4的數(shù)據(jù)端D以及第二時鐘門控處理模塊U2 ；而所述第四組D觸發(fā)器D4的 輸出端Q則連接第一組D觸發(fā)器Dl的反相置位端SD，第一組D觸發(fā)器Dl的反相復位 端RD接收系統(tǒng)輸出的復位信號Reset—η。當然，系統(tǒng)輸出的復位信號Reset—η也可以同時傳輸給第一組、第二組、第四組 D觸發(fā)器Dl、D2、D4的反相復位端RD，在系統(tǒng)復位時，控制其同步復位。為簡便起 見，優(yōu)選僅通過第一組D觸發(fā)器Dl的反相復位端RD來接收系統(tǒng)輸出的復位信號Reset— η。第一時鐘門控處理模塊Ul接收第一時鐘選擇信號ffl—Q和第一時鐘信號Clkl， 將ffl—Q作為dkl的門控使能信號，控制dkl的輸出時序。同理，第二時鐘門控處理模 塊U2分別接收第二時鐘選擇信號fR—Q—η和第二時鐘信號dk2，將fR—Q—η作為dk2的 門控使能信號，控制clk2的輸出時序。在本實施例中，所述門控處理模塊Ul、U2可以 采用邏輯或門實現(xiàn)，當門控使能信號為1時，阻斷時鐘信號的輸出，使輸出恒為1;當門 控使能信號為0時，保持時鐘信號暢通輸出，即輸出dkl或dk2。組合處理模塊U3接收第一時鐘門控處理模塊Ul和第二時鐘門控處理模塊U2輸 出的信號，進行組合后生成時鐘輸出信號elk—out。在本實施例中，當門控處理模塊U1、 U2選用邏輯或門時，所述組合處理模塊U3可以采用一個邏輯與門實現(xiàn)，對門控處理模 塊Ul、U2輸出的信號進行與操作后輸出。圖6所示時鐘切換電路的工作原理是當系統(tǒng)復位時，置復位信號Reset—η為低 電平有效狀態(tài)，控制第一組D觸發(fā)器Dl復位，輸出0，即ffl—Q = 0。此時，ff7—Q = 0，ff5_Q_n = 1,即第一時鐘選擇信號有效，選通dkl輸出；第二時鐘選擇信號無效， 阻塞dk2，由此經(jīng)組合處理模塊U3組合輸出dkl。即在時鐘切換裝置處于復位狀態(tài)時， 默認輸出clkl。復位操作結束后，若系統(tǒng)輸出的時鐘選擇信號dk—sel = 0，則各組D觸發(fā)器 Dl D4維持現(xiàn)有狀態(tài)，即Dl輸出0，控制D2輸出0，通過D2控制D3復位，使D3輸 出0，經(jīng)反相器U4取反后，輸出1，進而控制D4輸出1，向Dl輸出無效的置位信號。 此時，由于 ffl—Q = 0、ff5_Q_n = 1，因此 elk—out = clkl。當dk—sel從0變?yōu)?時，利用第一組D觸發(fā)器Dl可以延遲ffl—Q跳變?yōu)?的時 間，即讓ffl—Q保持0至少到達下一個dkl脈沖時再跳變?yōu)?，阻斷dkl，使第一時鐘門 控處理模塊Ul輸出1。此時，由于fR—Q—η仍為1，使第二時鐘門控處理模塊U2仍輸出 1，因此，經(jīng)組合處理模塊U3輸出的dk—out = 1。當ffl—Q由0變?yōu)?后，經(jīng)過至少一 個dk2脈沖后，通過第二組D觸發(fā)器D2輸出1，即ff7—Q = l，使傳輸至第三組D觸發(fā) 器D3的復位信號無效，放開D3，使D3在經(jīng)歷至少一個dk2脈沖后，輸出1，即ff5—Q =1，取反后輸出第二時鐘選擇信號ff5—Q—n = 0，由此開始選通dk2輸出，參見圖4所示的波形圖。與此同時，由于ff5—Q—η變?yōu)?，在下一個clkl脈沖到來時，D4輸出0， 向Dl輸出有效的置位信號，控制Dl保持輸出1，即ffl—Q=l。同理，當dk—sel從1變?yōu)?時，表示輸出時鐘要求切換到clkl，與上述跳變過程 的推導方法類似，由于D3的存在，使第二時鐘選擇信號ff5—Q—η在維持0至少一個clk2 脈沖后跳變?yōu)?，阻斷dk2的輸出；由于D4、Dl的存在，使第一時鐘選擇信號ffl—Q在 保持輸出1至少兩個clkl脈沖后，跳變?yōu)?，選通clkl輸出，參見圖4所示的波形圖。在每一組D觸發(fā)器Dl D4中可以僅設置一個D觸發(fā)器，其所處理生成的時鐘 切換波形如圖4所示。當然，也可以采用多個D觸發(fā)器串聯(lián)的方式來構建每一組D觸發(fā) 器。本實施例優(yōu)選采用兩個D觸發(fā)器串聯(lián)的方式組建每一組D觸發(fā)器Dl D4，如圖7 所示，以使裝置在去除毛刺和亞穩(wěn)態(tài)方面的特性最優(yōu)。圖7中，ffl)、ffl是一對D觸發(fā)器，串聯(lián)構成第一組D觸發(fā)器D1，輸入時鐘為 clkl，用來解決將elk—sel轉換到clkl時鐘域時的亞穩(wěn)態(tài)問題。同理，ff4、ff5是一對D 觸發(fā)器，輸入時鐘為clk2，串聯(lián)構成第三組D觸發(fā)器D3，用來解決將dk—sel轉換到clk2 時鐘域時的亞穩(wěn)態(tài)問題。ffi、ff7串聯(lián)構成第二組D觸發(fā)器D2，工作在第二時鐘域，其 時鐘端CP均接收第二時鐘信號dk2; ffi、ff3串聯(lián)構成第四組D觸發(fā)器D4，工作在第 一時鐘域，其時鐘端CP均接收第一時鐘信號clkl。時鐘選擇信號dk—sel分別傳輸至第 一、第四組D觸發(fā)器中的前一級觸發(fā)器ffO、ff4，其輸出端Q分別連接至該組后一級觸發(fā) 器ffl、ff5的數(shù)據(jù)端D，通過ffl的輸出端Q輸出第一時鐘選擇信號ffl—Q，通過ff5輸出 的信號經(jīng)反相器取反后，輸出第二時鐘選擇信號fR—Q—η。所述反相器可以采用邏輯非門 Nor實現(xiàn)。通過ffl輸出的ffl—Q同時傳輸至第一時鐘門控處理模塊(本實施例以邏輯或 門Orl為例進行說明)和第二組D觸發(fā)器中的前一級觸發(fā)器ff6，經(jīng)ff6、ff7進行兩次同 步處理后，輸出ff7—Q至ff5的反相復位端RD。通過非門Nor輸出的第二時鐘選擇信號 ff5_Q_n同時傳輸至第二時鐘門控處理模塊(本實施例以邏輯或門0r2為例進行說明)和 第四組D觸發(fā)器中的前一級觸發(fā)器ff2，經(jīng)ffi、ffi進行兩次同步處理后，輸出ff3—Q至 ffl的反相置位端SD。所述或門Orl、0r2分別接收clkl、clk2,并與接收到的ffl—Q或 ff5—Q—η進行“或”運算后，輸出至組合處理模塊進行組合輸出。本實施例采用邏輯與 門And來接收兩個或門Orl、0r2輸出的信號，進行“與”運算后，生成時鐘輸出信號 elk—out。由此可以得到時鐘輸出信號的邏輯公式為elk—out = (ffl—Q or elk—1) and (ff5—Q—η or elk—2) (2)。采用圖7所示的時鐘切換電路架構，當系統(tǒng)輸出的時鐘選擇信號dk—sel為O時， 時鐘輸出信號elk—out為clkl ；當elk—sel為1時，輸出時鐘elk—out為clk2，系統(tǒng)輸出的 復位信號Reset—η為簡便起見，僅傳輸至第一組D觸發(fā)器ffO、ffl的反相復位端RD。由于ffl—Q是clkl時鐘域的，轉換到clk2時鐘域使用時，必須用ff6、ff7這對觸 發(fā)器去掉亞穩(wěn)態(tài)。而ff5—Q—η是clk2時鐘域的，轉換到clkl時鐘域時，需要用ffi、 3 這對觸發(fā)器去掉亞穩(wěn)態(tài)。當電路處于復位狀態(tài)時，即Reset—n = O時，ffl—Q的值為0，ff7—Q的值也為0， 這樣導致ff5—Q—η的值為1。將各個邏輯信號值代入公式(2)，由此可知輸出時鐘dk—out 為 clkl ο時鐘切換可以分為兩種情況
l)clk—sel 從 0 變?yōu)?1 ；復位信號Reset—η變?yōu)?后，時鐘切換電路進入正常工作狀態(tài)。假設剛開始elk— sel = 0，由上面的分析可知，elk—out為clkl。假設在某個不確定的時刻elk—sel由0跳 變成1，經(jīng)ffO、ffl進行兩次同步處理后，使ffl—Q在經(jīng)歷兩個clkl脈沖時，才穩(wěn)定地跳 變?yōu)?。由電路可知，在ffl—Q變?yōu)?的那個瞬間，ff7—Q是0，把fR—Q—η保持在1，此 時輸出時鐘為(ffl—Q or clkl) and (ff5—Q—η or clk2) = 1。由或門和與門的邏輯特性，由于ffl—Q—直為1時，輸出dk—out將不依賴于 clkl,只有當ff5—Q—η變成0時，才把clk2切換成輸出。由于ff7—Q用來做fR的復位信 號，所以當ff7—Q變成1時才使ff5退出復位狀態(tài)。從電路可以推出，當ffl—Q在clkl的 上升沿變?yōu)?后，由于需要經(jīng)過ffi、ff7進行兩次同步處理，因此需要經(jīng)過兩個dk2脈 沖，ff7—Q才能變?yōu)?。從ffl—Q跳變?yōu)?到ff7—Q跳變?yōu)?的這段時間，輸出時鐘一直 保持在1，當在兩個dk2脈沖的上升沿到來后，ff7—Q變?yōu)?導致fR退出復位狀態(tài)，并 在下一個clk2脈沖的上升沿到來時，使fR—Q變?yōu)?，從而使fR—Q—η變?yōu)?，輸出時鐘 elk—out切換到clk2。此時，由于elk—out原本為1，在clk2的上升沿切換時鐘，可以完全 避免小的時鐘毛刺產(chǎn)生。clk sel從0變?yōu)?的時鐘切換波形參見圖8所示。2) clk sel 從 1 變?yōu)?0 ；dk—sel從1變?yōu)?意味著輸出時鐘切換到dkl，根據(jù)第一種情況的推導方法可 知假設在某個不確定的時刻elk—sel由1跳變成0，經(jīng)ff4、fR進行兩次同步處理后，使 ff5_Q_n在經(jīng)歷兩個dk2脈沖的上升沿時，才穩(wěn)定地跳變?yōu)?。由于此時的ffl—Q仍然保 持在1，因此輸出時鐘elk—out = 1。由于ffi—Q用來做ffl的置位信號，所以當ffi—Q變成1時才能使ffl退出置位狀 態(tài)。從電路可以推出，當ff5—Q—η在dk2的上升沿變?yōu)?后，由于需要經(jīng)過ff2、ff3進 行兩次同步處理，因此需要經(jīng)過兩個clkl脈沖，ff3—Q才能變?yōu)?。從ff5—Q—η跳變?yōu)? 到ff3—Q跳變?yōu)?的這段時間，輸出時鐘一直保持在1，當在兩個dkl脈沖的上升沿到來 后，ff3—Q變?yōu)?導致ffl退出置位狀態(tài)，并在下一個dkl脈沖的上升沿到來時，使ffl— Q變?yōu)?，輸出時鐘elk—out切換到clkl。此時，由于elk—out原本為1，在clkl的上升沿 切換時鐘，同樣可以完全避免小的時鐘毛刺產(chǎn)生。本實施例的時鐘切換裝置利用異步復位和置位的原理，來處理時鐘選擇信號 dk—sel。同時，在任何涉及時鐘域轉換的地方都對亞穩(wěn)態(tài)進行了處理。所以，無論時鐘 選擇信號dk—sel在任何時候變化都不會引起輸出時鐘出現(xiàn)窄的毛刺時鐘，也不會有任何 亞穩(wěn)態(tài)問題，其效果與現(xiàn)有技術相比更加優(yōu)越。當然，上述說明并非是對本發(fā)明的限制，本發(fā)明也并不僅限于上述舉例，本技 術領域的普通技術人員在本發(fā)明的實質范圍內所做出的變化、改型、添加或替換，也應 屬于本發(fā)明的保護范圍。
權利要求
1.一種時鐘切換方法，用于根據(jù)時鐘選擇信號進行第一時鐘信號Clkl和第二時鐘信 號dk2的切換，包括以下步驟a、對所述時鐘選擇信號進行處理，生成第一時鐘選擇信號和第二時鐘選擇信號；其 中，當所述時鐘選擇信號從選通clkl的狀態(tài)跳變到選通dk2的狀態(tài)時，第一時鐘選擇信 號在保持選通clkl的狀態(tài)至少一個dkl脈沖時進行跳變；第二時鐘選擇信號在所述第一時 鐘選擇信號跳變后，保持當前阻斷clk2的狀態(tài)至少兩個dk2脈沖時進行跳變；b、將所述第一、第二時鐘選擇信號作為門控使能信號，分別對dkl、dk2進行門控 處理；C、將門控處理后生成的信號進行組合輸出。
2.根據(jù)權利要求1所述的時鐘切換方法，其特征在于在所述步驟b中，當所述第 一、第二時鐘選擇信號阻斷clkl或dk2輸出時，則經(jīng)門控處理后生成高電平1。
3.根據(jù)權利要求2所述的時鐘切換方法，其特征在于所述第一、第二時鐘選擇信 號分別與所述的clkl、dk2進行邏輯“或”操作。
4.根據(jù)權利要求2所述的時鐘切換方法，其特征在于在所述步驟c中，對門控處理 后生成的信號進行邏輯“與”操作后輸出。
5.根據(jù)權利要求1至4中任一項所述的時鐘切換方法，其特征在于在所述步驟a 中，對所述時鐘選擇信號在第一時鐘域進行至少一次同步處理后，生成所述的第一時鐘 選擇信號；對所述第一時鐘選擇信號在第二時鐘域進行至少兩次同步處理后，進行取反 操作，進而生成所述的第二時鐘選擇信號。
6.根據(jù)權利要求5所述的時鐘切換方法，其特征在于對所述時鐘選擇信號在第 一時鐘域進行兩次同步處理后，生成所述的第一時鐘選擇信號；對所述第一時鐘選擇信 號在第二時鐘域進行三次同步處理后，進行取反操作，進而生成所述的第二時鐘選擇信 號。
7.—種時鐘切換裝置，用于根據(jù)時鐘選擇信號進行第一時鐘信號dkl和第二時鐘信 號dk2的切換，其特征在于包括四組D觸發(fā)器、第一時鐘門控處理模塊、第二時鐘門 控處理模塊和組合處理模塊；其中，第一組D觸發(fā)器的數(shù)據(jù)端接收所述的時鐘選擇信號，時鐘端接收dkl，輸出端輸出 第一時鐘選擇信號；第二組D觸發(fā)器的數(shù)據(jù)端接收所述的第一時鐘選擇信號，時鐘端接收dk2，輸出端 連接第三組D觸發(fā)器的反相復位端；第三組D觸發(fā)器的數(shù)據(jù)端接收所述的時鐘選擇信號，時鐘端接收dk2，輸出端通過 反相器輸出第二時鐘選擇信號；第四組D觸發(fā)器的數(shù)據(jù)端接收所述的第二時鐘選擇信號，時鐘端接收dkl，輸出端 連接第一組D觸發(fā)器的反相置位端；第一時鐘門控處理模塊，接收所述第一時鐘選擇信號，并作為門控使能信號，對所 述clkl進行門控處理；第二時鐘門控處理模塊，接收所述第二時鐘選擇信號，并作為門控使能信號，對所 述clk2進行門控處理；組合處理模塊，將門控處理后生成的信號進行組合輸出。
8.根據(jù)權利要求7所述的時鐘切換裝置，其特征在于所述第一時鐘門控處理模塊 為或門，接收所述的第一時鐘選擇信號和clkl ；所述第二時鐘門控處理模塊也為或門， 接收所述的第二時鐘選擇信號和clk2 ；所述組合處理模塊為與門，對兩路或門輸出的信 號進行“與”運算后輸出。
9.根據(jù)權利要求7所述的時鐘切換裝置，其特征在于所述的每一組D觸發(fā)器均由 兩個D觸發(fā)器串聯(lián)組成，其中，第二組D觸發(fā)器的輸出端連接第三組D觸發(fā)器中后一級 D觸發(fā)器的反相復位端；第四組D觸發(fā)器的輸出端連接第一組D觸發(fā)器中后一級D觸發(fā) 器的反相置位端。
10.根據(jù)權利要求7或8或9所述的時鐘切換裝置，其特征在于所述第一組D觸發(fā) 器的反相復位端接收系統(tǒng)復位信號。
全文摘要
本發(fā)明公開了一種時鐘切換方法及時鐘切換裝置，首先，對時鐘選擇信號進行處理，生成第一時鐘選擇信號和第二時鐘選擇信號；其中，當時鐘選擇信號從選通clk1的狀態(tài)跳變到選通clk2的狀態(tài)時，第一時鐘選擇信號在保持選通clk1的狀態(tài)至少一個clk1脈沖時進行跳變；第二時鐘選擇信號在所述第一時鐘選擇信號跳變后，保持當前阻斷clk2的狀態(tài)至少兩個clk2脈沖時進行跳變；其次，將所述第一、第二時鐘選擇信號作為門控使能信號，分別對clk1、clk2進行門控處理；然后，將門控處理后生成的信號進行組合輸出。本發(fā)明無論時鐘選擇信號在任何時刻發(fā)生變化，都不會引起輸出時鐘出現(xiàn)毛刺，可以實現(xiàn)任何頻率時鐘之間的平滑切換。
文檔編號H03K19/173GK102012717SQ201010560049
公開日2011年4月13日 申請日期2010年11月16日 優(yōu)先權日2010年11月16日
發(fā)明者聶中平 申請人:青島海信信芯科技有限公司