專利名稱：時鐘集成電路的制作方法
技術(shù)領域：
本發(fā)明是關(guān)于具有時鐘電路的集成電路，其可容忍諸如溫度、接地噪聲、電源噪聲等變異。
背景技術(shù)：
集成電路的時鐘電路的運作會隨溫度、接地噪聲、電源噪聲等因子而有變異。由于這些變異會影響輸出時鐘信號的最終時序，已有多項研究進行期能針對此一問題，在上述變異存在的情況下，產(chǎn)生較均勻的輸出時鐘信號。舉例而言，Gaboury的美國專利第7，142，005號利用增加具有主動負載的緩沖電路、獨立偏壓電路系統(tǒng)、以及偏壓電路系統(tǒng)的方式，來隔離電源波動對時鐘信號的影響。為了達成隔離電源波動對時鐘信號的影響，這些相對復雜的緩沖電路造成晶粒面積與成本的大幅增加。在另一范例中，集成電路的時鐘電路的運作會隨著由一升壓電路所產(chǎn)生的高過供應電壓的高電壓以及一電壓調(diào)節(jié)器兩者綜合產(chǎn)生的參考電壓影響。如此電路會消耗大量的布局區(qū)域以及電流。因此產(chǎn)生需求，希望能夠解決這些變異問題，但采用較不復雜的結(jié)構(gòu)與較少的成本。

發(fā)明內(nèi)容
本發(fā)明是提供一種具有時鐘集成電路的裝置的技術(shù)。此時鐘集成電路具有一補償電路、時序電路及比較電路。該時序電路及該比較電路決定該時鐘信號的時序。此補償電路由一供應電壓提供電源。此補償電路產(chǎn)生一補償參考電壓，該補償參考電壓是補償該供應電壓的變動。此時序電路，其具有在參考信號之間切換的一輸出，該切換的一速率是由一時間常數(shù)來決定。此比較電路比較該時序電路的一輸出與該補償參考電壓。在許多不同的實施例中，此產(chǎn)生補償參考電壓的技術(shù)允許其它電路的省略以節(jié)省面積、電源及成本。在一實施例中，此供應電壓是沒有調(diào)整的，而可以在此產(chǎn)生補償參考電壓的技術(shù)中允許電壓調(diào)節(jié)電路的省略，以對比較電路產(chǎn)生參考電壓。在一實施例中，此供應電壓是沒有升壓的，而可以在此產(chǎn)生補償參考電壓的技術(shù)中允許電壓升壓電路的省略，以對比較電路產(chǎn)生參考電壓。在一實施例中，為了響應該供應電壓的一第一電壓改變，該補償參考電壓具有一第二電壓改變，該第二電壓改變較該第一電壓改變的大小還小。如此是補償參考電壓用來補償供應電壓變動的一個范例。在一實施例中，補償參考電壓是用來補償供應電壓及溫度的變動。 在一實施例中，該補償電路包括一電流源，其具有隨著該供應電壓改變而變動的一輸出電流。在一范例中，此電流源具有隨著該供應電壓的一正電壓改變而增加的一輸出電流。而在另一范例中，此電流源具有隨著該供應電壓的一正電壓改變而減少的一輸出電流。在另一實施例中，該補償電路包括多個電流源。舉例而言，其具有一第一電流源， 隨著該供應電壓改變而變動的一輸出電流，以及一第二電流源，隨著溫度改變而變動的一輸出電流。在某些實施例中，此時鐘集成電路更具有一栓鎖電路產(chǎn)生該時鐘集成電路的該時鐘信號。該栓鎖電路包含交互耦接的邏輯柵，使得該栓鎖電路中交互耦接的邏輯柵的輸出與該該栓鎖電路中的另一交互耦接的邏輯柵的輸入耦接，該栓鎖電路具有一輸入與該比較電路的一輸出耦接。本發(fā)明的另一目的為提供一種自一時鐘集成電路產(chǎn)生一時鐘信號的方法。產(chǎn)生一補償參考電壓，該補償參考電壓是補償該供應電壓的變動。將一時序電路輸出在參考信號之間切換，該切換的一速率是由一時間常數(shù)來決定；以及比較該時序電路的一輸出與該補償參考電壓，其中該切換及該比較決定該時鐘信號的時序。本發(fā)明是揭露許多不同的實施例。


本發(fā)明是由權(quán)利要求范圍所界定。這些和其它目的，特征，和實施例，會在下列實施方式的章節(jié)中搭配圖式被描述，其中圖1顯示一具有例如是溫度、接地電壓或是電源電壓變動承受能力的集成電路時鐘電路的方塊示意圖。圖2A和圖2B顯示一具有對溫度變動承受能力的集成電路時鐘電路的電路示意圖，其包含一反相電路以評估時序電路的輸出，其中圖2A具有電容性時序電路與地耦接而圖2B具有電容性時序電路與電源耦接。圖2C顯示具有對溫度變動承受能力的集成電路時鐘電路的電路示意圖，其與圖 2A類似，但是自一 PTAT電源接收電源而不是從CTAT電源。圖2D顯示一具有對溫度變動承受能力的集成電路時鐘電路的電路示意圖，其包含一施密特觸發(fā)電路以評估此時序電路的輸出。圖2E顯示一施密特觸發(fā)電路的示意圖，例如在圖2D中。圖3A和圖:3B顯示一具有對溫度變動承受能力的集成電路時鐘電路的電路示意圖，其包含一運算放大器電路以通過比較輸出與一參考值來執(zhí)行時序電路輸出的電平檢測，其中圖3A具有電容性時序電路與地耦接而圖:3B具有電容性時序電路與電源耦接。圖4A顯示電平檢測電路的參考信號的電路示意圖，其包含一具有隨著溫度的增加而減少電流輸出的PTAT電流源。圖4B顯示電平檢測電路的參考信號的電路示意圖，其包含一具有隨著溫度的增加而增加電流輸出的CTAT電流源。圖4C顯示電平檢測電路的參考信號的電路示意圖，其包含一具有隨著溫度的增加而減少電流輸出的PTAT電流源，且更具有一電容器與一電流鏡的負載電阻并聯(lián)。圖4D是一電流發(fā)生器的示意圖，其根據(jù)參考電路自PMOS裝置提供PTAT電流。圖4E是一電流發(fā)生器的示意圖，其根據(jù)參考電路自NMOS裝置提供PTAT電流。
圖4F是一電流發(fā)生器的示意圖，其根據(jù)參考電路自PMOS裝置提供CTAT電流。圖4G是一電流發(fā)生器的示意圖，其根據(jù)參考電路自NMOS裝置提供CTAT電流。圖5A顯示電平檢測電路的參考信號的電路示意圖，其包含一具有隨著溫度的增加而降低電流輸出的電流源，及一隨著溫度的增加而降低的輸出。圖5B顯示電平檢測電路的參考信號的電路示意圖，其包含一具有隨著溫度的增加而增加電流輸出的電流源，及一隨著溫度的增加而增加的輸出。圖5C顯示電平檢測電路的參考信號的電路示意圖，其包含一具有隨著溫度的增加而降低電流輸出的電流源，及一隨著溫度的增加而增加的輸出。圖5D顯示如同圖5C的電平檢測電路的參考信號的電路示意圖，但是包含一具有隨著溫度的增加而增加電流輸出的電流源。圖5E是圖5C電路的一個變異，其中CTAT_I定電流源M6由電阻RES 5 所取代。圖6A顯示一組時間與上升大小關(guān)系的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，其產(chǎn)生時鐘時序可以隨著溫度的改變而大幅地改變。圖6B顯示一組時間與上升大小關(guān)系的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，因為使用圖2到圖5中所示的電路，其產(chǎn)生時鐘時序基本上不隨著溫度的改變而改變。圖7A顯示一組時間與下降大小關(guān)系的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，其產(chǎn)生時鐘時序可以隨著溫度的改變而大幅地改變。圖7B顯示一組時間與下降大小關(guān)系的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，因為使用圖2到圖5中所示的電路，其產(chǎn)生時鐘時序基本上不隨著溫度的改變而改變。圖8A和圖8B顯示一具有對接地噪聲變動承受能力的集成電路時鐘電路的電路示意圖，其包含一晶體管選擇性的與接地噪聲耦接，以作為此時序電路輸出的電平檢測的參考信號的一部分，其中圖8A具有電容性時序電路與地耦接而圖8B具有電容性時序電路與電源耦接。圖9為一組電壓與時間的關(guān)系圖，其顯示此時鐘電路是如何具有對接地噪聲變動的承受能力，其產(chǎn)生時鐘時序可以對隨著時間改變的接地噪聲而大幅地改變。圖10為一組電壓與時間的關(guān)系圖，其顯示此時鐘電路是如何具有對接地噪聲變動的承受能力，其因為圖8中的電路而可以在對隨著時間改變的接地噪聲中產(chǎn)生相對穩(wěn)定的時鐘時序。圖IlA和圖IlB顯示一具有對電源噪聲變動承受能力的集成電路時鐘電路的電路示意圖，其包含一晶體管與時序電路電源的電源噪聲及時序電路輸出的電平檢測的參考信號的電源噪聲共同分享的噪聲相位，其中圖IlA具有電容性時序電路與地耦接而圖IlB具有電容性時序電路與電源耦接。圖12顯示一電源電路的電路圖，其與時序電路電源的電源噪聲及時序電路輸出的電平檢測的參考信號的電源噪聲分享相同的噪聲相位。圖13為一組電壓與時間的關(guān)系圖，其顯示因為如圖11或圖12中的電路關(guān)系，如何在時序電路電源與使用于時序電路輸出的電平檢測的參考信號之間具有相同的噪聲相位。
圖14為一組電壓與時間的關(guān)系圖，其顯示此時鐘電路是如何具有對電源噪聲變動的承受能力，其可以在對隨著時間大幅改變的電源噪聲中產(chǎn)生時鐘時序。圖15為一組電壓與時間的關(guān)系圖，其顯示此時鐘電路是如何具有對電源噪聲變動的承受能力，其因為圖11和圖12中的電路而可以在對隨著時間大幅改變的電源噪聲中產(chǎn)生相對穩(wěn)定的時鐘時序。圖16A和圖16B顯示一具有對電源噪聲變動承受能力的集成電路時鐘電路的電路示意圖，其包含一晶體管與時序電路電源的電源噪聲及時序電路輸出的電平檢測的參考信號的電源噪聲共同分享的噪聲相位，與圖11類似，且增加了切換電路，例如在電源開啟時以選擇性地繞過此噪聲容忍電路。圖17是可應用本發(fā)明具有改良集成電路時鐘電路的一存儲電路的方塊示意圖。圖18為一電路圖，其類似于圖16，顯示一具有對電源噪聲變動承受能力的集成電路時鐘電路的電路示意圖，且更包含切換電路介于參考產(chǎn)生器及運算放大器之間。圖19A顯示一個為此時鐘電路產(chǎn)生參考電壓的一例示電源電路的電路圖，例如是栓鎖電路前級的比較電路。圖19B顯示由圖19A電源電路產(chǎn)生的參考電壓的一個圖標，顯示出其與供應電壓 VDD具有強烈的依靠關(guān)系。圖20A顯示一個具有時間常數(shù)的一例示時序電路的電路圖，例如是決定一時鐘電路的時鐘時序。圖20B顯示由圖20A時序電路產(chǎn)生的時序電路輸出的一個圖標，顯示出參考電壓與供應電壓VDD的依靠關(guān)系，其中此依靠關(guān)系較圖19B所示來的弱。圖21為一范例電源電路的電路圖，其依賴一電壓升壓器自一低供應電壓所產(chǎn)生的高電壓，及一電壓調(diào)節(jié)電路，以為時鐘電路產(chǎn)生一參考電壓，例如是栓鎖電路前級的比較電路。圖22為一范例改良電源電路的電路圖，其為時鐘電路產(chǎn)生一參考電壓，其中參考電壓經(jīng)由一電流源以補償供應電壓的變動，且此參考電壓經(jīng)由另一電流源以補償溫度的變動。圖23顯示一范例電流源以為參考電壓補償供應電壓變動的電路示意圖。圖M顯示變動溫度的時鐘周期與供應電壓的關(guān)系圖，顯示本發(fā)明技術(shù)對于供應電壓變動時補償參考電壓的有效性。圖25顯示一類似于圖16的具有對電源噪聲變動承受能力的集成電路時鐘電路的電路示意圖。
主要元件符號說明102時序電路104電平切換電路106栓鎖電路108反饋信號110時鐘信號112電平切換參考值114時序電路參考值
116產(chǎn)生具有噪聲的溫度補償電平切換參考值及時序電路參考值的電路118選擇性地與噪聲耦接的電路202A、202B、302A、302B、802A、802B 時序電路1102A、1102B、1602A、1602B 時序電路204A、204B 反相電路206.306.806U106AU106B 栓鎖電路210A和210B 施密特觸發(fā)電路304A、304B、804A、804B 電平切換電路1104A、1104B、1604A、1604B 電平切換電路422、522、2122 電源調(diào)節(jié)器526、2124、2224PTAT_I 電流源430、530CTAT_I 電流源816A、816B 電平切換參考電路1116AU116B 時序電源及電平切換參考值產(chǎn)生器1234參考信號 REF_0P1236電源1238金屬氧化物半導體場效晶體管1246,1301 時序電源1248、1302 電平切換參考值1303電源及參考值1616AU616B 時序電源及電平切換參考值產(chǎn)生器1620A、1620B、1620C、1620D 切換開關(guān)1700集成電路1712存儲器陣列1714字線/區(qū)塊選取譯碼器及驅(qū)動器1716 字線1718位線譯碼器1720 位線1722,1726 總線1724感應放大器與數(shù)據(jù)輸入結(jié)構(gòu)1728數(shù)據(jù)輸入線1732數(shù)據(jù)輸出線1736偏壓調(diào)整供應電壓電流源1734狀態(tài)機構(gòu)及時鐘電路1902 電流源1904、2304 電流鏡1906、2006、2206、2306 供應電壓1908、2012、2108、2208、2308 電阻1910,2110,2210 參考電壓
2014電容2016輸出2118升壓器2226PTSV_I 電流源2328運算放大器
具體實施例方式圖1顯示一具有例如是溫度、接地電壓或是電源電壓變動承受能力的集成電路時鐘電路的方塊示意圖。此集成電路時鐘電路通常是一回路結(jié)構(gòu)，具有時序電路102、電平切換電路104及栓鎖電路106。此栓鎖電路106產(chǎn)生一自栓鎖電路106至時序電路102的反饋信號，及一時鐘輸出信號110。此時序電路102根據(jù)一時間常數(shù)在兩個參考信號之間切換。此時間常數(shù)因此決定了此集成電路時鐘電路的時序。一個典型的時間常數(shù)范例為一指數(shù)時間常數(shù)，其將一 RC電路或是RL電路的上升及下降時間特征化。此電平切換電路監(jiān)控時序電路102的輸出，且根據(jù)此時序電路102是否足夠高或低來改變其輸出。栓鎖電路106的范例為SR栓鎖器、SRNAND栓鎖器、JK栓鎖器、閘式SR栓鎖器、閘式D栓鎖器、閘式觸發(fā)栓鎖器等。此栓鎖電路106具有兩個穩(wěn)定狀態(tài)且在這兩個穩(wěn)定狀態(tài)之間切換以產(chǎn)生一時鐘輸出信號110。時序電路102所依賴的兩個參考信號是由電路116所產(chǎn)生，其也會產(chǎn)生電平切換電路104所依賴的電平切換參考信號。通過同時為時序電路102產(chǎn)生所依賴的參考信號及為電平切換電路104產(chǎn)生所依賴的電平切換參考信號，電路116可以減少為時序電路102 所依賴的參考信號及為電平切換電路104所依賴的電平切換參考信號共享的噪聲信號的噪聲相位。因為任何噪聲相位是很小的，此時序電路102所依賴參考信號中的噪聲信號的峰值與谷值是與電平切換電路104所依賴電平切換參考信號中的噪聲信號的峰值與谷值同步。除了噪聲之外，此電路也會對供應電壓基底值的變動進行補償。電平切換電路104所依賴的電平切換參考信號112，由電路118選取將其與電平切換電路104耦接。在某些實施例中，這會作為一采樣而保持住接地噪聲，所以相同的接地噪聲會由時序電路102所保持住，且會由電平切換電路104所依賴的電平切換參考電路所保持住。雖然此處所示的方塊圖可以解決溫度、接地電壓或是電源電壓的變動問題，但是本發(fā)明不同實施例中的一改良時鐘電路僅解決這些變動參數(shù)的其中之一而已(例如僅針對溫度噪聲、僅針對接地電壓噪聲或是僅針對電源電壓噪聲)，或是這些變動參數(shù)的其中之二而已(例如僅針對溫度和電源電壓噪聲、僅針對溫度和接地電壓噪聲或是僅針對電源電壓和接地電壓噪聲)。圖2A和圖2B顯示一具有對溫度變動承受能力的集成電路時鐘電路的電路示意圖，其包含一反相電路以評估時序電路的輸出。圖式中顯示平行放置的時序電路202A和202B，平行放置的反相電路204A和 204B,以及一栓鎖電路206。此時序電路202A和202B通常是一具有電阻RX或RY的反相器，自電容CX或CY進行充電或放電，以改變OX或OY的輸出電壓。圖2A顯示一實施例，其中電容CX或CY是與一共同接地耦接。雖然圖式中并未明示所有可能的變化，本發(fā)明的技術(shù)包含所有實施例中具有電容CX或CY的時序電路，其中時序電路可以修改為將電容CX或CY是與一共同接地耦接。在一實施例中，電容CX或CY實際上是一 PMOS晶體管具有相反的端點與反相器的共同接地端解除耦接。圖2B顯示一實施例，其中電容CX或CY是與一共同電源耦接。雖然圖式中并未明示所有可能的變化，本發(fā)明的技術(shù)包含所有實施例中具有電容CX或CY的時序電路，其中時序電路可以修改為將電容CX或CY是與一共同電源耦接。在一實施例中，電容CX或CY實際上是一 PMOS晶體管具有相反的端點與反相器的共同電源端解除耦接。此反相電路204A和204B由一 CTAT電源或是一與溫度成反比的電源，其會隨著溫度的增加而降低，來驅(qū)動。此反相器是與運算放大器版本十分不同。在運算放大器版本中，一 Vref與時序電路的輸出(如RC電路的上升/下降)進行比較。而在反相器版本中，此反相器的電源是被控制，以改變此反相器的行程且因此檢測時序電路的輸出(如RC電路的上升/下降)。在此反相器版本中，一個額外關(guān)于電源與反相器行程的溫度關(guān)系受到重視。此反相器相較于運算放大器版本具有以下的優(yōu)點(1)較低的工作電壓VDD ； (2) 較小的電路尺寸(反相器僅有兩個金屬氧化物半導體晶體管而運算放大器具有五個或以上的金屬氧化物半導體晶體管)；C3)較簡單的設計；(4)較低的主動電流(反相器具有一個電流路徑，而運算放大器具有兩個或三個電流路徑及包含一個額外的電流鏡)；及(5)較高的工作速度(反相器具有一個階段的延遲，而運算放大器具有兩個或三個階段的延遲)。此栓鎖電路206是交互耦接的，如此一邏輯柵的輸出與另一邏輯柵的輸入耦接。 一邏輯柵的一輸入是直接與另一邏輯柵的輸出耦接，此一邏輯柵的另一輸入是直接與另一邏輯柵的輸出經(jīng)過時序電路與電平檢測電路而耦接。圖2C顯示時序電路的另一實施例。雖然大部分與圖2A類似，在圖2C中平行放置的時序電路202A和202B是由一 PTAT電源或是一與溫度成正比的電源，其會隨著溫度的增加而增加，來驅(qū)動。雖然圖式中并未明示所有可能的變化，本發(fā)明的技術(shù)包含所有實施例中具有CTAT電源的時序電路，其中CTAT電源可以由PTAT電源來取代。類似地，雖然圖式中并未明示所有可能的變化，本發(fā)明的技術(shù)包含所有實施例中具有PTAT電源的時序電路，其中PTAT電源可以由CTAT電源來取代。圖2D顯示一具有對溫度變動承受能力的集成電路時鐘電路的電路示意圖，其包含一施密特觸發(fā)電路以評估此時序電路的輸出。雖然圖2B類似，在圖2D中的電平切換電路210A和210B的施密特觸發(fā)電路是由一 CTAT電源來驅(qū)動，且包含具有通過電阻的封閉回路正反饋的運算放大器。圖2E顯示一施密特觸發(fā)電路的示意圖。圖3顯示一具有對溫度變動承受能力的集成電路時鐘電路的電路示意圖，其包含一運算放大器電路以通過比較輸出與一參考值來執(zhí)行時序電路輸出的電平檢測。圖式中顯示平行放置的時序電路302A和302B，平行放置的電平切換電路304A和 304B,以及一栓鎖電路306。此電平切換電路304A和304B是一運算放大比較器具有一參考電壓CTAT_REF。除此之外，此時鐘電路大致與圖2A類似。
圖4A顯示電平檢測電路的參考信號的電路示意圖，其包含一具有隨著溫度的增加而增加電流輸出的電流源。圖4A顯示出依賴電平檢測電路的CTAT電源信號是如何產(chǎn)生的，在此圖中顯示為 CTAT_REF 428。一個定量輸出的PTAT_I電流源426，會自電源調(diào)節(jié)器422經(jīng)過電阻RES 424 產(chǎn)生與溫度成正比的電流，隨著溫度的增加而增加。此電源調(diào)節(jié)器422會輸出與溫度無關(guān)的定電壓。此調(diào)節(jié)電源提供一定電源且不會隨著VDD及溫度改變。舉例而言，此調(diào)節(jié)器的輸出具有一能帶參考值。此輸出結(jié)果與溫度成反比，因為溫度增加時跨越此電阻的壓降也是增加，且此壓降下端的輸出端點的偏移則是減少。此電流源的一個范例顯示于圖4E。圖4B是圖4A電路的一個變異，其中PTAT_I定電流源426由CTAT_I定電流源430 所取代，且依賴電平檢測電路的CTAT電源信號的CTAT_REF^8由依賴電平檢測電路的PTAT 電源信號的PTAT_REF 432所取代。此電流源的一個范例顯示于圖4G。圖4C是圖4A電路的一個變異，具有一旁路電容器434與電阻RES似4并聯(lián)，以減少噪聲。此外，此電流源包含一電流鏡。此電流源的一個范例顯示于圖4D。圖4D是一電流發(fā)生器的示意圖，其根據(jù)參考電路自PMOS裝置提供PTAT電流。圖4E是一電流發(fā)生器的示意圖，其根據(jù)參考電路自NMOS裝置提供PTAT電流。在圖4D與圖4E中，此電路使用介于兩個具有正比于溫度的相同電流NMOS晶體管的delta_Vg。所以delta_Vg/電阻=PTAT_I。在圖4D與圖4E中，具有圓圈的兩個晶體管是相同的。圖4F是一電流發(fā)生器的示意圖，其根據(jù)參考電路自PMOS裝置提供CTAT電流。圖4G是一電流發(fā)生器的示意圖，其根據(jù)參考電路自NMOS裝置提供CTAT電流。此處所描述的一個根據(jù)參考電路的電流發(fā)生器是較佳地，因為在許多實施例中， 單一與溫度相關(guān)的參數(shù)可以被控制，而不是兩個與溫度相關(guān)的材料相關(guān)參數(shù)，其具有不同的溫度關(guān)聯(lián)性。圖5A顯示電平檢測電路的參考信號的電路示意圖，其包含一具有隨著溫度的增加而降低電流輸出的電流源。圖5A顯示出依賴電平檢測電路的CTAT電源信號是如何產(chǎn)生的，在此圖中顯示為 CTAT_REF 528。一個定量輸出的PTAT_I電流源526，會自電源調(diào)節(jié)器522經(jīng)過電阻RES 524 產(chǎn)生與溫度成反比的電流，隨著溫度的增加而降低。此輸出結(jié)果與溫度成反比，因為溫度增加時跨越此電阻的壓降也是減少，且此壓降上端的輸出端點的偏移也是減少。所示電流源的一個例示為一迭接電流源。圖5B、圖5C、圖5D和圖5E是產(chǎn)生參考電壓信號的其它范例。圖5B是圖5A電路的一個變異，其中CTAT_I定電流源526由PTAT_I定電流源530 所取代，且依賴電平檢測電路的CTAT電源信號的CTAT_REF5^由依賴電平檢測電路的PTAT 電源信號的PTAT_REF 532所取代。圖5C是圖5A電路的一個變異，其中電阻RES 5M是由二極管DIO 530所取代。此電流源的一個范例顯示于圖4F。圖5D是圖5A電路的一個變異，其中CTAT_I定電流源526由PTAT_I定電流源530 所取代，且輸出端點的偏移自跨越此定電流源上端的壓降移至跨越此定電流源下端的壓降。
圖5E是圖5C電路的一個變異，其中CTAT_I定電流源5 由電阻RES 524所取代。圖6A顯示一組時間與大小關(guān)系的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，其產(chǎn)生時鐘時序可以隨著溫度的改變而大幅地改變。圖6A顯示一高溫、一低溫和一中等溫度的軌跡區(qū)間。溫度越低的話，則此時序電路變得越快，且溫度越高的話，則此時序電路變得越慢。因為時序電路的共同參考信號，此時序電路在低溫時會較在高溫時更快抵達參考值。因此，此時鐘電路的時序在低溫時會較在高溫時更快。圖6B顯示一組時間與大小關(guān)系的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，因為使用圖2到圖5中所示的電路，其產(chǎn)生時鐘時序基本上不隨著溫度的改變而改變。圖6B顯示一高溫、一低溫和一中等溫度的軌跡區(qū)間。如圖6A所示，溫度越低的話， 則此時序電路變得越快，且溫度越高的話，則此時序電路變得越慢。然而，因為圖6B中使用不同的時序電路，是與圖6A中所使用的時序電路不同。雖然時序電路在低溫時會較在高溫時更快抵達參考值，此時序電路的參考值也相對的更高。因此，此時鐘電路的時序顯示出很小的溫度變動，而是導致此時鐘電路的速度變動。圖7A和圖7B是其它的實施例，其顯示下降信號而不是圖6A和圖6B中的上升信號，但是仍顯示相同的時間常數(shù)?！獣r鐘信號是依賴圖6A和圖6B中的上升信號或是圖7A和圖7B中的下降信號， 是根據(jù)電容CX或CY是與圖2A中的地耦接或是與圖2B中的電源耦接而定。圖8A和圖8B顯示一具有對接地噪聲變動承受能力的集成電路時鐘電路的電路示意圖，其包含一晶體管選擇性的與接地噪聲耦接，以作為此時序電路輸出的電平檢測的參考信號的一部分。圖式中顯示平行放置的時序電路802A和802B，平行放置的電平切換電路804A和 804B,以及一栓鎖電路806。此電平切換電路804A和804B選擇性的與來自電平切換參考電路816A和816B的接地噪聲耦接，且儲存于電容節(jié)點REF X或是REF Y，是各自根據(jù)由信號 ENX所開啟的切換晶體管818A及由信號ENY所開啟的切換晶體管818B的切換行為所決定。 此會作為一采樣而保持住接地噪聲，所以相同的接地噪聲會由時序電路802A或802B所保持住，且會由電平切換電路104所依賴的電平切換參考電路的節(jié)點REF X或是REF Y所保持住。在一實施例中，電容CX或CY實際上是一 PMOS晶體管具有相反的端點與共同電源端解除耦接，此共同電源與RX或RY連接。當ENX為高電平時OX保持接地。之后，ENX變?yōu)榈碗娖絼t關(guān)閉NMOS ；在此時接地噪聲被保持在0X。假如噪聲是高電平則預充電速度很快；假如噪聲是低電平則預充電速度很慢。此電路使得REFX或REFY在相同時間保持相同的接地噪聲。在圖8A中，此切換參考電路參考節(jié)點REFX或REFY，包括電容電路與地耦接。在圖 8B中，此切換參考電路參考節(jié)點REFX或REFY，包括電容電路與電源耦接。在不同的實施例中，電平切換參考電路816A和816B可以是兩組不同的電路或是同一組電路由平行放置的時序電路及多重電平切換電路804A和804B所分享。圖9為一組電壓與時間的關(guān)系圖，其顯示此時鐘電路是如何具有對接地噪聲變動的承受能力，其產(chǎn)生時鐘時序可以對隨著時間改變的接地噪聲而大幅地改變。圖9顯示軌跡OX和OY是如何由接地噪聲，在此圖中為REF_L0信號所影響的。當接地噪聲有一峰值時，則此時序電路會開始自REF_L0進行充電至REF_HI的程序，導致時序電路僅需較少的時間就可以自REF_L0充電至REF_HI。因此，此時鐘信號輸出910于此時鐘周期中具有一較廣的變動。當ENX為高電平時，OX保持接地且電壓隨著接地噪聲而變動。當ENX為低電平， 且關(guān)閉NM0S，則接地噪聲被保持在0X。但是參考電平仍隨著接地噪聲而變動。最壞的情況是OX保持一高電平的接地噪聲且于充電期間此參考電路承受一負的接地電平；則此參考值會遠較預期為低。因此一類似取樣及保持結(jié)構(gòu)在REFX或REFY保持相同的接地噪聲。圖10為一組電壓與時間的關(guān)系圖，其顯示此時鐘電路是如何具有對接地噪聲變動的承受能力，其因為圖8中的電路而可以在對隨著時間改變的接地噪聲中產(chǎn)生相對穩(wěn)定的時鐘時序。圖10顯示軌跡OX和OY是如何由接地噪聲，在此圖中為REF LO信號所影響的。當接地噪聲有一峰值或是其它的改變時，則此峰值或是其它的改變會儲存于圖8中的電容節(jié)點REF X或是REF Y。因為接地噪聲對REF_L0信號的影響由取樣后保持參考電路來追蹤， 此電平檢測電路是自電平檢測參考電路與時序電路比較相同的接地噪聲。于接地噪聲被以此取樣后保持的方式后，接地噪聲，其會繼續(xù)改變，自此取樣電路中解除耦接。因此，此時序電路自REF_L0進行充電至REF_HI的程序中并沒有一提前開始，雖然有著接地噪聲，此時序電路仍需要相同的時間自REF_L0充電至REF_HI。因此，導致此時鐘信號輸出910于一廣泛改變的接地噪聲下仍具有相同的時鐘周期。在另一實施例中，是將接地噪聲取樣后再于放電時將此接地噪聲與取樣電路解除耦接，而不是如圖9和圖10中所示的于充電時將此接地噪聲與取樣電路解除耦接。此實施例會造成額外的問題因為必須解決自噪聲電源調(diào)節(jié)器所產(chǎn)生的電源噪聲問題。在另一實施例中(類似圖2C)，此取樣及保持電路會保持電源噪聲而不是接地噪聲。圖IlA和圖IlB顯示一具有對電源噪聲變動承受能力的集成電路時鐘電路的電路示意圖，其包含一晶體管與時序電路電源的電源噪聲及時序電路輸出的電平檢測的參考信號的電源噪聲共同分享的噪聲相位。圖式中顯示平行放置的時序電路1102A和1102B，平行放置的電平切換電路1104A 和1104B，以及一栓鎖電路1106。如圖所示也包含時序電源及電平切換參考值產(chǎn)生器1116A 和1116B，其會產(chǎn)生與時序電路電源之電源噪聲及時序電路輸出的電平檢測的參考信號的電源噪聲相同的噪聲相位。在圖IlA中，此電容電路CX或CY與地耦接。在圖IlB中，此電容電路CX或CY與電源1116A或1116B耦接。圖12顯示一電源電路的電路圖，其與時序電路電源的電源噪聲及時序電路輸出的電平檢測的參考信號的電源噪聲分享相同的噪聲相位。圖12顯示一電源1236來驅(qū)動一運算放大器1232。此運算放大器在其非反相輸入具有一參考信號REF_0P 1234。此REF_0P 1234的一個例示為一能隙參考電路于1. 3V。一金屬氧化物半導體場效晶體管1238具有一邏輯柵與運算放大器1232的輸出耦接，一漏極與電源1236耦接，及一源極與時序電源輸出1246耦接。時序電源輸出1246與電平切換參考值1248由電阻R11240分隔。電平切換參考值1248與運算放大器1232的負反饋點由電阻R21242分隔。最后，電阻R3將此負反饋點與地耦接。另一個實施例則使用浮接節(jié)點的電容耦合以維持時序電源輸出1246與電平切換參考值1248之間相同的噪聲相位，其中時序電源輸出1246與電平切換參考值1248之一是浮接的。雖然上述的實施例是特別為了維持時序電源輸出1246與電平切換參考值1248之間相同的噪聲相位所設計的，但是其它的設計中則不是如此。其它的設計中時序電源輸出 1246與電平切換參考值1248之間為了以下的原因之一或多者而具有不同的噪聲相位(1) 因為晶粒的配置使參考電路并不靠近時序電路；(2)調(diào)節(jié)器中的參考電路具有較VDD電源為佳的電源供應拒絕比例(PSRR)；及⑶即使是RC電源具有電源調(diào)節(jié)器，因為不同的輸出負載及轉(zhuǎn)變，一個噪聲相位差異仍會維持，且此電源調(diào)節(jié)器必須支持較大電流及較大的輸出轉(zhuǎn)變。圖13為一組電壓與時間的關(guān)系圖，其顯示因為如圖11或圖12中的電路關(guān)系，如何在時序電路電源與使用于時序電路輸出的電平檢測的參考信號之間具有相同的噪聲相位。圖13顯示的時序電路電源1301及使用于時序電路輸出1302的電平檢測的參考信號之間兩者的電源噪聲具有相同的噪聲相位。將軌跡1303放置于軌跡1301及1302之上可以顯示此情況，雖然電源噪聲的大小是改變的，而軌跡1301及1302的電源噪聲的峰值與谷值是同步的。圖14為一組電壓與時間的關(guān)系圖，其顯示此時鐘電路是如何具有對電源噪聲變動的承受能力，其可以在對隨著時間大幅改變的電源噪聲中產(chǎn)生時鐘時序。圖14顯示軌跡OX和OY是如何由電源噪聲1401所影響的。當電源噪聲有一大幅下降時，則此時序電路會開始自REF_L0進行充電至REF_HI的程序，導致時序電路僅需較少的時間就可以自REF_L0充電至REF_HI。類似地，當電源噪聲有一峰值時，則此時序電路自REF_L0進行充電至REF_HI的程序會變得較慢，導致時序電路需要更多的時間才可以自 REF_L0充電至REF_HI。這些改變是自一穩(wěn)定(定值)的電平切換參考值之后發(fā)生。因此， 此時鐘信號輸出1410于此時鐘周期中具有一較廣的變動。圖15為一組電壓與時間的關(guān)系圖，其顯示此時鐘電路是如何具有對電源噪聲變動的承受能力，其因為圖11和圖12中的電路而可以在對隨著時間大幅改變的電源噪聲中產(chǎn)生相對穩(wěn)定的時鐘時序。圖15顯示軌跡OX和OY是如何由接地噪聲1401所影響的。與圖14不同的是，當電源噪聲1501有一峰值或是其它的變動時，則電平切換參考值會有一同步的峰值或是其它的變動。雖然此峰值或是其它的變動在此電平切換參考值與電源噪聲相較會有一個較小的大小，但是介于時序電路電源1501與電平切換參考值的同步特性大幅地減少了時鐘信號的變動。因此，此時鐘信號輸出1510在接地噪聲具有較廣變動的情況下仍具有一共同的時鐘周期。圖16A和圖16B顯示一具有對電源噪聲變動承受能力的集成電路時鐘電路的電路示意圖，以切換此時鐘的電源。當電源開啟時，若是尚未達到穩(wěn)定電源且需要此VDD電源以產(chǎn)生給邏輯電路的時鐘。邏輯電路會等待穩(wěn)定電源的設置時間。當達到穩(wěn)定電源后，則此時鐘切換至一穩(wěn)定時鐘。圖式中顯示平行放置的時序電路1602A和1602B，平行放置的電平切換電路1604A 和1604B，以及一栓鎖電路1606。如圖所示也包含時序電源及電平切換參考值產(chǎn)生器1616A 和1616B，其會產(chǎn)生與時序電路電源的電源噪聲及時序電路輸出的電平檢測的參考信號的電源噪聲相同的噪聲相位。圖示中也包含介于VDD與時序電源及電平切換參考值產(chǎn)生器 1616A之間的切換開關(guān)1620A，介于VDD與時序電源及電平切換參考值產(chǎn)生器1616B之間的切換開關(guān)1620B，介于電平切換電路1604A與栓鎖電路1606之間的切換開關(guān)1620C，及介于電平切換電路1604B與栓鎖電路1606之間的切換開關(guān)1620D。在圖16A中，此電容電路CX或CY與地耦接。在圖16B中，此電容電路CX或CY與電源1616A或1616B耦接。圖17是可應用本發(fā)明具有改良集成電路時鐘電路的一存儲電路的方塊示意圖。圖17是包含一存儲器陣列1712的集成電路1700的簡要方塊示意圖。一字線/區(qū)塊選取譯碼器及驅(qū)動器1714被耦接至，且與其有著電性溝通，多條字線1716及字符串選擇線，其間是沿著存儲單元陣列1712的列方向排列。一位線(行)譯碼器及驅(qū)動器1718被耦接至多條沿著存儲器陣列1712的行排列的位線1720，且與其有著電性溝通，以自讀取數(shù)據(jù)，或是寫入數(shù)據(jù)至，存儲單元陣列1712的存儲單元中。地址是透過總線1722提供至字線和區(qū)塊選擇譯碼器1714及位線譯碼器1718。方塊17M中的感應放大器與數(shù)據(jù)輸入結(jié)構(gòu)， 包含作為讀取、編程和擦除模式的電流源，是透過總線17 耦接至位線譯碼器1718。數(shù)據(jù)是由集成電路1700上的輸入/輸出端口透過數(shù)據(jù)輸入線17 傳送至方塊17M的數(shù)據(jù)輸入結(jié)構(gòu)。在此例示的實施例中，其它電路1730也包括在此集成電路1700內(nèi)，例如通用目的處理器或特殊用途電路，或是由此存儲陣列所支持的組合模塊以提供單芯片系統(tǒng)功能。數(shù)據(jù)是由方塊17M中的感應放大器，透過數(shù)據(jù)輸出線1732，傳送至集成電路1700上的輸入/ 輸出端或其它集成電路1700內(nèi)或外的數(shù)據(jù)目的地。狀態(tài)機構(gòu)及改良時鐘電路(如此處所討論的)是于電路1734中，以控制偏壓調(diào)整供應電壓電流源1736。圖18為一電路圖，其類似于圖16，顯示一具有對電源噪聲變動承受能力的集成電路時鐘電路的電路示意圖，且更包含切換電路介于參考產(chǎn)生器及運算放大器之間。如同圖 8所示，切換晶體管818A由信號ENX所開啟而切換晶體管818B由信號ENY所開啟。類似于圖8，來自時序電源及電平切換產(chǎn)生器1616A和1616B的接地噪聲被儲存于電容性節(jié)點 REFX或REFY之中。屠19和圖20—同顯示由供應電壓改變所造成的時鐘問題。假如一特定的供應電壓改變導致于一時鐘的時間常數(shù)一對應的改變數(shù)量，則供應電壓的改變不會是一個問題。 不幸的是，一特定的供應電壓改變導致于一時鐘的時間常數(shù)的不同的改變數(shù)量。圖19A顯示一個為此時鐘電路產(chǎn)生參考電壓的一例示電源電路的電路圖，例如是栓鎖電路前級的比較電路。一電流源1902控制電流鏡1904左半部的電流，因此控制電流鏡1904右半部的電流。此電流導致通過電阻1908自供應電壓1906的壓降。因為通過電阻1908的電流根據(jù)電流鏡1904及電流源1902的關(guān)系是固定的，電阻1908不管供應電壓1906的值傾向會經(jīng)歷相同的電壓降落。
圖19B顯示由圖19A電源電路產(chǎn)生的參考電壓的一個圖標，顯示出其與供應電壓 VDD具有強烈的依靠關(guān)系。因為電阻1908不管供應電壓1906的值傾向會經(jīng)歷相同的電壓降落，參考電壓輸出V_ref 1910傾向根據(jù)供應電壓1906的改變而上升或下降。圖20A顯示一個具有時間常數(shù)的一例示時序電路的電路圖，例如是決定一時鐘電路的時鐘時序。輸出2016是具有時間常數(shù)的時序電路的一部分，在此范例中RC時間常數(shù)是由電阻值2012和電容值2014所定義。在此范例中，此時序電路在上升朝向供應電壓VDD與下降朝向地之間作切換。圖20B顯示由圖20A時序電路產(chǎn)生的時序電路輸出的一個圖標，顯示出參考電壓與供應電壓VDD的依靠關(guān)系，其中此依靠關(guān)系較圖19B所示來的弱。當VDD改變時，此時序電路會上升朝向改變后的供應電壓VDD，及自此改變后的供應電壓VDD下降。若是元件的電阻值和電容值維持定值時，雖然時間常數(shù)保持不變，此上升與下降曲線會直接正比于此改變的供應電壓VDD的一方程式。比較圖19和圖20可以顯示，當供應電壓VDD改變時，例如具有一個增加的VDD，參考電壓V_ref與時序電路曲線兩者皆增加。然而，當此供應電壓的比例改變時，參考電壓V_ ref的增幅相較于時間常數(shù)曲線不同點上的增幅來的更大。此不同是來自參考電
傾向于經(jīng)歷直接跟隨供應電壓VDD改變，而時序電路曲線僅有其上下限傾向于經(jīng)歷直接跟隨供應電壓VDD改變的結(jié)果。一個真實的非理論物理系統(tǒng)并不會等到時序電路曲線到達其上下限。時序電路曲線僅有一部分會接近其上下限，而真實的非理論物理系統(tǒng)中的整個曲線會以較供應電壓VDD改變更小的數(shù)量改變。圖21為一范例電源電路的電路圖，其依賴一電壓升壓器自一低供應電壓所產(chǎn)生的高電壓，及一電壓調(diào)節(jié)電路，以為時鐘電路產(chǎn)生一參考電壓，例如是栓鎖電路前級的比較電路。在圖21的電路設計中，自調(diào)節(jié)電源所導入的精準時鐘來補償因為系統(tǒng)VDD變動所造成的時鐘頻率變動。一電壓升壓器2118提升系統(tǒng)VDD至一高電壓2120。此調(diào)節(jié)器2122 接收此高電壓2120且將變動平穩(wěn)。整體電路具有參考電輸出，其是根據(jù)調(diào)節(jié)器 2122的輸出減去通過電阻2108的壓降。通過電阻2108的壓降是由電流源I_PTAT 21 決定以產(chǎn)生參考電壓V_ref來補償因為溫度變動所造成的時鐘頻率變動。圖22為一范例改良電源電路的電路圖，其為時鐘電路產(chǎn)生一參考電壓，其中參考電壓經(jīng)由一電流源以補償供應電壓的變動，且此參考電壓經(jīng)由另一電流源以補償溫度的變動。在圖22的電路設計中，除了圖21中也有的用來補償溫度變動的電流源I_PTAT 22 之外，另一電流源I_PTSV 2226(正比于系統(tǒng)VDD)用來補償供應電壓變動。此額外的電流源I_PTSV幫助補償供應電壓VDD的變動，其相較于遵守時間常數(shù)的時序電路曲線對參考電壓V_ref具有更大的影響。電流源I_PTAT與電流源I_PTSV兩者的結(jié)合補償供應電壓 VDD2206與溫度的變動。電流源I_PTAT與電流源I_PTSV兩者的結(jié)合產(chǎn)生自供應電壓VDD 2206通過電阻2208的壓降，而產(chǎn)生參考電壓V_ref2210。此參考電壓V_ref 2210可以因為使用相同型態(tài)的電阻而與溫度變動無關(guān)。
圖23顯示一范例電流源以為參考電壓補償供應電壓變動的電路示意圖。通過電阻2308的電流由通過電阻的電壓差所決定。此電壓差是介于供應電壓VDD 2306與運算放大器23 的反向輸入端的電壓與運算放大器23 的非反向輸入端的電壓相同。在運算放大器23 的非反向輸入端的電壓是偏壓電壓BIAS 2330，其是一個定值電壓，例如是能隙電路輸出。所以通過電阻2308的電流是I = (VDD-BIAS)/R。當VDD增加時，電流源的輸出電流I_PTCP (正比于電路電源)也增加。I_PTCP是I_PTSV的一個范例。圖M顯示變動溫度的時鐘周期與供應電壓的關(guān)系圖，顯示本發(fā)明技術(shù)對于供應電壓變動時補償參考電壓的有效性。此數(shù)據(jù)顯示本發(fā)明技術(shù)將時間周期在系統(tǒng)電壓于(2. 9V到3. 6V)之間變動及溫度在(_10°C到85°C )變動的情況下仍維持在79納秒 81納秒之間。圖25顯示一類似于圖16的具有對電源噪聲變動承受能力的集成電路時鐘電路的電路示意圖。圖式中顯示平行放置的時序電路1602A和1602B，平行放置的電平切換電路 1604A和1604B，以及一栓鎖電路1606。由Vdd提供電源的時序電路1602A和1602B通常是具有電阻RX或RY的反向器，自電容CX或CY進行充電或放電，以改變在OX或OY的輸出電壓。如同圖8所示，切換晶體管818A由信號ENX開啟而切換晶體管818B由信號ENY開啟。參考電壓產(chǎn)生器2516A和2516B會如同圖22 —般提供變動補償供應電壓。本實施例包含介于不同型態(tài)的電平切換電路1604A(運算放大器及反向器)與栓鎖電路1606之間的切換開關(guān)1620C，及介于不同型態(tài)的電平切換電路1604B(運算放大器及反向器)與栓鎖電路1606之間的切換開關(guān)1620D。雖然本發(fā)明已參照實施例來加以描述，然本發(fā)明創(chuàng)作并未受限于其詳細描述內(nèi)容。替換方式及修改樣式已于先前描述中所建議，且其它替換方式及修改樣式將為本領域技術(shù)人員所思及。特別是，所有具有實質(zhì)上相同于本發(fā)明的構(gòu)件結(jié)合而達成與本發(fā)明實質(zhì)上相同結(jié)果者，皆不脫離本發(fā)明的精神范疇。因此，所有此等替換方式及修改樣式意欲落在本發(fā)明于隨附權(quán)利要求范圍及其均等物所界定的范疇之中。
權(quán)利要求
1.一種集成電路裝置，包含一時鐘集成電路，產(chǎn)生一時鐘信號，包含一補償電路，產(chǎn)生一補償參考電壓，該補償電路由一供應電壓提供電源，該補償參考電壓是補償該供應電壓的變動；時序電路，其具有在參考信號之間切換的一輸出，該切換的一速率是由一時間常數(shù)來決定；以及比較電路，比較該時序電路的一輸出與該補償參考電壓，其中該時序電路及該比較電路決定該時鐘信號的時序。
2.根據(jù)權(quán)利要求1所述的裝置，其中為了響應該供應電壓的一第一電壓改變，該補償參考電壓具有一第二電壓改變，該第二電壓改變較該第一電壓改變的大小還小。
3.根據(jù)權(quán)利要求1所述的裝置，其中該補償參考電壓是補償該供應電壓的變動及溫度的變動。
4.根據(jù)權(quán)利要求1所述的裝置，其中該補償電路包括一電流源，其具有隨著該供應電壓改變而變動的一輸出電流。
5.根據(jù)權(quán)利要求1所述的裝置，其中該補償電路包括一第一電流源，其具有隨著該供應電壓改變而變動的一輸出電流；以及一第二電流源，其具有隨著溫度改變而變動的一輸出電流。
6.根據(jù)權(quán)利要求1所述的裝置，其中該補償電路包括一電流源，其具有隨著該供應電壓的一正電壓改變而增加的一輸出電流。
7.根據(jù)權(quán)利要求1所述的裝置，其中該補償電路包括一電流源，其具有隨著該供應電壓的一正電壓改變而減少的一輸出電流。
8.根據(jù)權(quán)利要求1所述的裝置，其中該供應電壓是未調(diào)節(jié)的。
9.根據(jù)權(quán)利要求1所述的裝置，其中該供應電壓是未升壓的。
10.根據(jù)權(quán)利要求1所述的裝置，其中該時鐘集成電路更包括一栓鎖電路，產(chǎn)生該時鐘集成電路的該時鐘信號，該栓鎖電路包含交互耦接的邏輯柵， 使得該栓鎖電路中該交互耦接的邏輯柵的輸出與該該栓鎖電路中的另一交互耦接的邏輯柵的輸入耦接，該栓鎖電路具有一輸入與該比較電路的一輸出耦接。
11.一種自一時鐘集成電路產(chǎn)生一時鐘信號的方法，包含產(chǎn)生一補償參考電壓，該補償參考電壓是補償該供應電壓的變動；將一時序電路輸出在參考信號之間切換，該切換的一速率是由一時間常數(shù)來決定；以及比較該時序電路的一輸出與該補償參考電壓，其中該切換及該比較決定該時鐘信號的時序。
12.根據(jù)權(quán)利要求11所述的方法，其中為了響應該供應電壓的一第一電壓改變，該補償參考電壓具有一第二電壓改變，該第二電壓改變較該第一電壓改變的大小還小。
13.根據(jù)權(quán)利要求11所述的方法，其中該補償參考電壓是補償該供應電壓的變動及溫度的變動。
14.根據(jù)權(quán)利要求11所述的方法，其中該時鐘集成電路包括一電流源，其具有隨著該供應電壓改變而變動的一輸出電流。
15.根據(jù)權(quán)利要求11所述的方法，其中該補償參考電壓是通過改變一第一電流源的隨著該供應電壓改變而變動的一輸出電流，以及通過改變一第二電流源的隨著溫度改變而變動的一輸出電流而產(chǎn)生。
16.根據(jù)權(quán)利要求11所述的方法，其中該補償參考電壓是通過改變一電流源的隨著該供應電壓的一正電壓改變而增加的一輸出電流而產(chǎn)生。
17.根據(jù)權(quán)利要求11所述的方法，其中該補償參考電壓是通過改變一電流源的隨著該供應電壓的一正電壓改變而減少的一輸出電流而產(chǎn)生。
18.根據(jù)權(quán)利要求11所述的方法，其中該供應電壓是未調(diào)節(jié)的。
19.根據(jù)權(quán)利要求11所述的方法，其中該供應電壓是未升壓的。
20.根據(jù)權(quán)利要求11所述的方法，更包括自一栓鎖電路產(chǎn)生該時鐘集成電路的該時鐘信號，該栓鎖電路包含交互耦接的邏輯柵，使得該栓鎖電路中交互耦接的邏輯柵的輸出與該該栓鎖電路中的另一交互耦接的邏輯柵的輸入耦接，該栓鎖電路是響應該比較。
21.—種自一時鐘集成電路產(chǎn)生一時鐘信號的裝置，包含產(chǎn)生一補償參考電壓的功能手段，該補償參考電壓是補償該供應電壓的變動；將一時序電路輸出在參考信號之間切換的功能手段，該切換的一速率是由一時間常數(shù)來決定；以及比較該時序電路的一輸出與該補償參考電壓的功能手段，其中該切換的功能手段及該比較的功能手段決定該時鐘信號的時序。
全文摘要
本發(fā)明公開了一種集成電路的時鐘電路，其可以在承受電源變動下操作，一補償電路由一供應電壓提供電源，此補償電路產(chǎn)生一補償參考電壓，該補償參考電壓是補償該供應電壓的變動；一比較電路比較該時序電路的一輸出與該補償參考電壓以決定該時鐘信號的時序。
文檔編號H03K3/012GK102315836SQ201010222440
公開日2012年1月11日 申請日期2010年7月5日 優(yōu)先權(quán)日2010年7月5日
發(fā)明者陳重光 申請人:旺宏電子股份有限公司