專利名稱：信號傳輸電路、包括該信號傳輸電路的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種提高了抗軟錯誤能力的信號傳輸電路、包括此信號傳輸電路的 半導(dǎo)體器件、此提高了抗軟錯誤能力的半導(dǎo)體電路器件的設(shè)計方法及實現(xiàn)此設(shè)計方法的 CAD(computer aided design 計算機(jī)輔助設(shè)計)裝置。
背景技術(shù)：
以下情況已被公知，S卩，因包含在LSI (Large Scale Integration 大規(guī)模集成電 路)的封裝及布線等中的放射性同位元素在衰變時所產(chǎn)生的α線、來自宇宙射線的中子 射線等而導(dǎo)致在LSI的半導(dǎo)體電路內(nèi)產(chǎn)生電噪聲，從而使半導(dǎo)體電路進(jìn)行錯誤動作。相對 于半導(dǎo)體電路等硬件的故障所導(dǎo)致的硬錯誤(hard error)，將上述錯誤動作稱作軟錯誤 (soft error) ο而且，對于作為存儲元件的電荷量小的DRAM (dynamic random memory ；云力 態(tài)隨機(jī)存取存儲器)及SRAM(static random memory ；靜態(tài)隨機(jī)存取存儲器)，很早開始就 研究了軟錯誤的對策。另一方面，在邏輯LSI中，由于使用在信號傳輸電路的觸發(fā)電路的存 儲節(jié)點(node)的蓄電量(charge capacity)大，因此對軟錯誤的對策研究得少。但是，隨著LSI的高集成化以及微細(xì)化的發(fā)展，使用在信號傳輸電路的觸發(fā)電路 的存儲節(jié)點的充電容量減少。而且，LSI的半導(dǎo)體電路越多地處理邏輯振幅小的信號。由 此，已知道在用最新的微細(xì)化技術(shù)制造的高集成電路中，作為可靠性指標(biāo)的軟錯誤率在 1000FIT(1000FIT是指在百萬個器件(個)X時間(Hour)中發(fā)生1起故障)以上。上述軟 錯誤率是指若出廠1000個LSI則在約一個月內(nèi)某一個LSI錯誤動作一次。因此，提出了提高邏輯LSI電路的抗軟錯誤能力的方案。例如，對使用于邏輯LSI 電路的觸發(fā)電路，提出了以下的方案。首先，根據(jù)入射到半導(dǎo)體襯底的α線計算出收集到 觸發(fā)電路節(jié)點上的收集電荷量，而且計算出用于翻轉(zhuǎn)(invert)觸發(fā)電路的節(jié)點的邏輯電 平所需的臨界電荷量。下面，在收集電荷量大于臨界電荷量的情況下，為了阻止發(fā)生軟錯 誤，計算出需附加到觸發(fā)電路的節(jié)點上的電容。而且，提出在該觸發(fā)電路的節(jié)點附加需附加 的電容的方案(例如，專利文獻(xiàn)1)。專利文獻(xiàn)1； JP 特開 2000-19527
發(fā)明內(nèi)容
(發(fā)明所要解決的問題)為了防止在使用于信號傳輸電路的觸發(fā)電路中發(fā)生邏輯電平的翻轉(zhuǎn)，向所述觸發(fā) 電路一律附加電容，從而給整個信號傳輸電路的信號傳輸帶來延遲。因此，有可能引發(fā)邏輯 LSI電路整體不能對應(yīng)高速度動作的情況。例如，存在不能保證在具有規(guī)定時鐘頻率的時鐘信號下的動作的情況。另一方面，以下的情況已被公知，即，在考慮信號傳輸電路的動作的情況下，若在 觸發(fā)電路中不發(fā)生邏輯電平的翻轉(zhuǎn)，則不認(rèn)為是軟錯誤。然而，即使在發(fā)生邏輯電平的翻轉(zhuǎn) 的情況下，若邏輯電平的翻轉(zhuǎn)信號從發(fā)生邏輯電平的翻轉(zhuǎn)的觸發(fā)電路傳輸至下一個觸發(fā)電 路而發(fā)生邏輯電平的翻轉(zhuǎn)的信號未被鎖存(Latch)，則不認(rèn)為是軟錯誤。從而，為了提高抗 軟錯誤能力，可以考慮除了相同地向使用于信號傳輸電路的觸發(fā)電路附加電容以外的其它 方法。另外，存在以下的方法，S卩，即使在邏輯電平翻轉(zhuǎn)的信號被下一個觸發(fā)電路鎖存的 情況下，也通過在多個信號邏輯之間進(jìn)行奇偶檢驗來進(jìn)行錯誤檢查，并通過重新執(zhí)行命令 來回避軟錯誤。但是，在上述方法中，變成邏輯LSI電路的性能大幅度下降。因此，本發(fā)明的目的在于，提供一種既能確保邏輯LSI電路整體的高速動作又能 夠提高抗軟錯誤能力的信號傳輸電路、包括此信號傳輸電路的半導(dǎo)體器件、進(jìn)行提高半導(dǎo) 體電路的抗軟錯誤能力的設(shè)計的CAD裝置、以及記錄程序的記錄媒體，該程序通過此CAD裝 置來提高半導(dǎo)體電路的抗軟錯誤。(用于解決問題的方法)本發(fā)明的CAD裝置，用于實現(xiàn)半導(dǎo)體電路器件的設(shè)計方法，其特征在于，具有求 出LSI電路中的各信號傳輸電路傳輸信號的信號傳輸時間的單元；基于所述信號傳輸時 間，檢測成為最長的最長信號傳輸時間的單元；基于所述觸發(fā)電路的關(guān)鍵節(jié)點所保持的電 荷量，求出所述觸發(fā)電路的輸出信號的邏輯發(fā)生翻轉(zhuǎn)的輸出翻轉(zhuǎn)率的單元；基于所述信號 傳輸時間、動作時鐘周期以及所述觸發(fā)電路的所述輸出翻轉(zhuǎn)率，計算LSI電路的軟錯誤率 的單元；在預(yù)先規(guī)定的軟錯誤率與所述LSI電路的軟錯誤率相比更小時，在所述最長信號 傳輸時間不變的范圍內(nèi)改變所述LSI電路的單元，從而能夠解決上述問題。本發(fā)明的信號傳輸電路具有第一觸發(fā)電路；第二觸發(fā)電路；延遲元件，其配置在 所述第一觸發(fā)電路的輸出端子和所述第二觸發(fā)電路的輸入端子之間，以使其延遲時間與在 LSI電路中確定為關(guān)鍵路徑(critical path)的信號傳輸電路的延遲時間相等的方式，延 遲來自所述輸出端子的信號并傳輸?shù)剿鲚斎攵俗?，從而能夠解決上述問題。本發(fā)明的其它信號傳輸電路，具有第一觸發(fā)電路，其具有主觸發(fā)器及從觸發(fā)器， 且在主觸發(fā)器的關(guān)鍵節(jié)點上附加電容；第二觸發(fā)電路；延遲元件，其配置在所述第一觸發(fā) 電路的輸出端子和所述第二觸發(fā)電路的輸入端子之間，用于延遲來自所述輸出端子的信號 并傳輸?shù)剿鲚斎攵俗?，從而能夠解決上升問題。本發(fā)明的半導(dǎo)體電路器件，其特征在于，具有所述信號傳輸電路，從而能夠解決上 述問題。(發(fā)明效果)根據(jù)本發(fā)明的CAD裝置，求出計算軟錯誤率所需的信號傳輸電路的信號傳輸時 間、觸發(fā)電路的輸出翻轉(zhuǎn)率，由于具有確定成為關(guān)鍵路徑的信號傳輸電路的單元；使用所 述信號傳輸時間、輸出翻轉(zhuǎn)率計算軟錯誤率的單元；在未達(dá)到預(yù)先規(guī)定的軟錯誤率的情況 下，以不改變成為關(guān)鍵路徑的信號傳輸電路的信號傳輸時間的條件下，修改信號傳輸電路 的信號傳輸時間及信號傳輸電路的觸發(fā)電路的輸出翻轉(zhuǎn)率的單元，并且不改變信號傳輸電 路的信號傳輸時間，該信號傳輸電路決定LSI電路整體的性能的關(guān)鍵路徑，因此實現(xiàn)不降低LSI電路整體性能的LSI電路設(shè)計方法。另一方面，由于通過修改信號傳輸時間及輸出 翻轉(zhuǎn)率來提高信號傳輸電路的抗軟錯誤能力，因此作為LSI電路的整體實現(xiàn)提高抗軟錯誤 能力的LSI電路設(shè)計方法。根據(jù)本發(fā)明的信號傳輸電路，通過將信號傳輸電路的觸發(fā)電路之間的信號延遲時 間與使用在關(guān)鍵路徑的信號傳輸電路的信號延遲時間對準(zhǔn)，使由放射線等引起的來自觸發(fā) 電路的翻轉(zhuǎn)信號被傳輸為止的時間延長，從而提高抗軟錯誤能力，另一方面，由于LSI整體 性能被關(guān)鍵路徑支配的狀況不發(fā)生改變，因此LSI電路整體性能不下降。根據(jù)本發(fā)明的其它信號傳輸電路，通過只在信號傳輸電路的觸發(fā)電路的主觸發(fā)器 部分附加電容，降低觸發(fā)電路的輸出發(fā)生翻轉(zhuǎn)的概率，因此提高了抗軟錯誤能力，另一方 面，由于少附加電容也可以，因此LSI整體性能的下降小。根據(jù)本發(fā)明的半導(dǎo)體器件，由于半導(dǎo)體電路包括上述信號傳輸電路，所以提高了 抗軟錯誤能力，另一方面，LSI整體性能的下降小。


圖1是表示提高抗軟錯誤能力的半導(dǎo)體器件的設(shè)計方法的流程圖。圖2是詳細(xì)說明檢測關(guān)鍵路徑的工序的圖。圖3是用于詳細(xì)說明軟錯誤率計算工序的以及判斷軟錯誤率工序的圖。圖4是接著圖3用于詳細(xì)說明軟錯誤率計算工序的以及判斷軟錯誤率工序的圖。圖5是用于說明，通過信號傳輸電路的修改，尤其是延長信號傳輸電路的延遲元 件的信號延遲時間Td的修改，降低LSI電路的軟錯誤率的圖。圖6是用于說明觸發(fā)器輸出信號的邏輯因由α線等所產(chǎn)生的噪聲而被翻轉(zhuǎn)的結(jié) 構(gòu)的圖。圖7是用于說明，通過為了不使包括在通信傳輸電路的觸發(fā)器輸出信號的邏輯被 噪聲容易地翻轉(zhuǎn)而進(jìn)行的修改，降低LSI電路的軟錯誤率的圖。圖8是表示信號傳輸電路的圖，該信號傳輸電路通過具有可改變成反相器的虛設(shè) 電路來能夠修改延遲時間Td。圖9是表示信號傳輸電路的圖，該信號傳輸電路通過附加電容或者電阻來進(jìn)行修 改使延遲時間Td能夠延長。圖10是表示信號傳輸電路的圖，該信號傳輸電路通過使用驅(qū)動能力小的反相器 來能夠延長延遲時間Td。圖11是表示第三實施例的信號傳輸電路的觸發(fā)器的電路的圖，該信號傳輸電路 具有所保持的信號的邏輯翻轉(zhuǎn)率低的主觸發(fā)器。圖12是說明第四實施例的CAD裝置的結(jié)構(gòu)的圖。附圖標(biāo)記的說明Ia檢測關(guān)鍵路徑的工序Ib求出信號延遲時間的工序Ic最長信號延遲時間的檢測工序Id求出輸出翻轉(zhuǎn)率的工序2進(jìn)行軟錯誤率計算的工序
5
3判斷軟錯誤率是否在規(guī)定值以下的工序4改變LSI電路的工序7觸發(fā)器8延遲元件9觸發(fā)器11、15 傳輸門12 節(jié)點 A13、17、19、20a 反相器(inverter)14 節(jié)點 B1416 節(jié)點 C18 節(jié)點 D2ILSI 電路22 總線23、24、25、26、27 延遲元件28、29、30、31 觸發(fā)電路32、33、34構(gòu)成時鐘樹的時鐘緩沖器45、46頻數(shù)分布47頻數(shù)分布函數(shù)4748在表示有可能引起軟錯誤的信號傳輸電路個數(shù)的頻數(shù)分布中的區(qū)域49表示將函數(shù)D(t)從Tf到Tc所做的積分除以Tc及N的曲線50時鐘信號51表示時鐘信號處于“H”狀態(tài)的觸發(fā)器輸出信號的翻轉(zhuǎn)概率的曲線52表示時鐘信號處于“L”狀態(tài)的觸發(fā)器輸出信號的翻轉(zhuǎn)概率的曲線55頻數(shù)分布56頻數(shù)分布函數(shù)D (t)57表示有可能引起軟錯誤的信號傳輸電路個數(shù)的區(qū)域58表示將圖3C的頻數(shù)分布函數(shù)D (t)從Tf到Tc所做的積分除以信號傳輸電路的 總數(shù)而得到的結(jié)果的函數(shù)59表示將頻數(shù)分布函數(shù)D (t) 56從Tf到Tc所做的積分除以信號傳輸函數(shù)的總數(shù) 而所得到的結(jié)果的函數(shù)67、68、69、70、71 反相器72，73 傳輸門76表示“因翻轉(zhuǎn)信號的傳輸而引起的軟錯誤率”的函數(shù)77時鐘信號78 電容80在時鐘信號77的邏輯為“H”的期間內(nèi)，修改后的觸發(fā)器的輸出信號的邏輯發(fā)生 翻轉(zhuǎn)的概率81在時鐘信號77的邏輯為“L”的期間內(nèi)，修改后的觸發(fā)器的輸出信號的邏輯發(fā)生 翻轉(zhuǎn)的概率
83、86、87、88、89 反相器84、85 傳輸門90觸發(fā)器91反相器92、93 電容94 電阻95觸發(fā)器電路圖96反相器電路圖97虛設(shè)(dummy)電路圖99、100電容圖案101電阻圖案102布線圖案103 溝(well)圖案104 場效應(yīng)區(qū)(field region)圖案105 柵極(gate electrode)圖案106驅(qū)動能力小的反相器112、120、121、123、124 反相器113、122 傳輸晶體管(transfer transistor)114高電壓電源(Vcc)115、116P 型晶體管117低電壓電源(Vss)118、119N 型晶體管130CAD 裝置131電路設(shè)計數(shù)據(jù)132已修改的電路設(shè)計數(shù)據(jù)133輸入輸出單元134a關(guān)鍵路徑的檢測單元134b求出信號延遲時間的單元134c檢測最長的信號延遲時間的單元134d求出輸出翻轉(zhuǎn)率的單元135軟錯誤率的計算單元136判斷軟錯誤率是否在規(guī)定值以下的單元137改變信號傳輸電路使得軟錯誤率降低的單元
具體實施例方式下面，說明本發(fā)明的第一實施例、第二實施例、第三實施例及第四實施例。(第一實施例)第一實施例涉及提高抗軟錯誤能力的半導(dǎo)體器件的設(shè)計方法。利用圖1、圖2A至 圖2C、圖3A至圖3C、圖4A、圖4B、圖5A至圖5C、圖6A、圖6B及圖7A至圖7C，說明上述半導(dǎo)體器件的設(shè)計方法。圖1是表示提高抗軟錯誤能力的半導(dǎo)體器件的設(shè)計方法的流程圖。而且，圖IA表 示檢測關(guān)鍵路徑的工序Ia ；求出信號延遲時間的工序Ib ；檢測最長信號延遲時間的工序 Ic ；求出輸出翻轉(zhuǎn)率的工序Id ；進(jìn)行軟錯誤率計算的工序2 ；判斷軟錯誤率是否在規(guī)定值以 下的工序3 ；以及為了降低軟錯誤率而修改LSI電路的工序4。檢測關(guān)鍵路徑的工序Ia是大致如下述的工序。此外，在后面利用圖2來詳細(xì)說明 實施例。首先，LSI電路的絕大部分由組合電路和順序電路構(gòu)成，其中該組合電路由邏輯元 件等構(gòu)成，該順序電路包括觸發(fā)器。因此，在LSI電路的整體中，將包括兩個觸發(fā)電路和延 遲元件的電路定義為信號傳輸電路，其中，該延遲元件配置在其觸發(fā)器之間，將從一個觸發(fā) 器的輸出端子輸出的信號延遲并傳輸?shù)搅硪粋€觸發(fā)器的輸入端子。另外，將門(gate)延遲 時間與傳輸時間的和定義為信號延遲時間Td，其中，該門延遲時間是指信號輸入到觸發(fā)器 開始到該觸發(fā)器將輸出信號從輸出端子輸出為止的時間，該傳輸時間是指輸出信號通過上 述延遲元件到達(dá)至下一個觸發(fā)器的輸入端子為止的時間。因此，在檢測關(guān)鍵路徑的工序Ia中，首先進(jìn)行如下工序lb，即識別信號傳輸電路， 并求出上述各信號傳輸電路的信號延遲時間(Td)。接著，進(jìn)行如下工序lc，即，考慮提供給 LSI電路的時鐘信號時鐘周期Tc的同時，比較各信號傳輸電路的信號延遲時間Td，檢測最 長的信號延遲時間。這樣，能夠確定成為關(guān)鍵路徑的，即具有最長的信號延遲時間的信號延 遲電路。還有，進(jìn)行如下工序ld，S卩，對各信號輸出電路的觸發(fā)器求出翻轉(zhuǎn)率，該翻轉(zhuǎn)率是來 自觸發(fā)器的輸出信號的邏輯被包含在LSI的封裝及布線等中的放射性同位元素在衰變時 所產(chǎn)生的α線、來自宇宙射線的中子射線等發(fā)生翻轉(zhuǎn)的翻轉(zhuǎn)率。軟錯誤率的計算工序2大致如下述工序。此外，在后面，利用圖3、圖4來詳細(xì)地 說明實施例。首先，針對一個信號傳輸電路，假設(shè)在一個時鐘周期Tc中的Tf時間點上觸發(fā) 器的輸出信號的邏輯發(fā)生翻轉(zhuǎn)，并信號傳輸電路的信號延遲時間為Td。而且，在α線直接 照射觸發(fā)器的情況下，觸發(fā)器輸出信號的邏輯發(fā)生翻轉(zhuǎn)的概率設(shè)定為R。若這樣，當(dāng)Tc-Tf 在Td以下的情況下，在一側(cè)觸發(fā)器中所發(fā)生的輸出信號的邏輯翻轉(zhuǎn)，傳輸?shù)搅硪粋?cè)的觸發(fā) 器，從而發(fā)生軟錯誤。因此，對一個信號傳輸電路，α線等直接照射信號傳輸電路而觸發(fā)器 的輸出信號發(fā)生翻轉(zhuǎn)，并鎖存到下一個觸發(fā)器，從而發(fā)生軟錯誤的概率P為Ι-Td/Tc。這是 因為，在從時鐘周期的結(jié)束時間點Tc到Td之前存在輸出信號的邏輯翻轉(zhuǎn)的情況下，即，在 時間區(qū)間Tc中且在Tc-Td的時間區(qū)間內(nèi)發(fā)生輸出信號的邏輯翻轉(zhuǎn)時，發(fā)生軟錯誤。而且， 當(dāng)考慮到觸發(fā)器輸出信號的邏輯翻轉(zhuǎn)的概率R時，發(fā)生軟錯誤的概率S為R和P = (I-Td/ Tc)的乘積。從而，包含在LSI電路整體的N個信號傳輸電路的軟錯誤概率為S” S2,，在 α線等直接照射信號傳輸電路的概率簡單地為1/Ν的情況下，LSI電路整體的軟錯誤概率 為(Si+Sf—S^/N。而且，假定觸發(fā)器輸出信號的邏輯發(fā)生翻轉(zhuǎn)的概率R—定，并且各信 號傳輸電路的觸發(fā)器的輸出信號發(fā)生翻轉(zhuǎn)且鎖存到下一個觸發(fā)器，從而發(fā)生軟錯誤的概率 P為Pi、P2、的情況下，LSI電路整體的軟錯誤概率為RX (Pi+^+H—Pj/N。因此，軟錯誤率的計算工序2為求出上述LSI電路整體的軟錯誤概率的工序。判斷軟錯誤率是否在規(guī)定值以下的工序3是，判斷利用軟錯誤率的計算工序2來 計算出的軟錯誤率是否達(dá)到事先所提供的軟錯誤率的目標(biāo)值的工序。此外，后面說明詳細(xì)
8的實施例。而且，利用軟錯誤率的計算工序2來計算出的軟錯誤率達(dá)到目標(biāo)值時，結(jié)束提高 抗軟錯誤能力的半導(dǎo)體器件的設(shè)計。另一方面，利用軟錯誤率的計算工序2來計算出的軟 錯誤率未達(dá)到目標(biāo)值時，為了降低軟錯誤率進(jìn)入修改LSI電路的工序4。為了降低軟錯誤率而改變LSI電路的工序4是如下的工序，即，在軟錯誤率的計算 工序2中，為了降低計算出的軟錯誤率，通過改變包括在LSI電路的信號傳輸電路，或者包 括在信號傳輸電路的觸發(fā)器等，來改變LSI電路。此外，在后面利用圖5以及圖6說明詳細(xì) 的實施例。圖2A、圖2B及圖2C是用于詳細(xì)說明檢測關(guān)鍵路徑的工序的圖。圖2A是表示信號傳輸電路的圖。另外，圖2A表示時鐘信號線5、輸入信號線6、觸 發(fā)器7、延遲元件8、觸發(fā)器9及輸出信號線10。而且，圖2A的信號傳輸電路由觸發(fā)器7、觸 發(fā)器9以及延遲元件8構(gòu)成。延遲元件8連接在觸發(fā)器7的輸出端子和觸發(fā)器9的輸入端 子之間。而且，延遲元件8能夠改變將來自觸發(fā)器7的輸出端子的信號傳輸至觸發(fā)器9的 輸入端子的傳輸時間。觸發(fā)器7利用輸入端子接收來自輸入信號線6的輸入信號，而且接 收來自時鐘信號線5的時鐘信號，并且鎖存輸入信號，并從輸出端子輸出輸出信號。觸發(fā)器 9與觸發(fā)器7進(jìn)行相同的動作，但其不同點在于，利用輸入端子接收來自延遲元件8的信號。圖2B是表示上述觸發(fā)器7或者觸發(fā)器9的詳細(xì)的電路結(jié)構(gòu)的圖。而且，圖2B表 示，傳輸門11、15、節(jié)點A12、反相器13、17、19、20a、節(jié)點B14、節(jié)點C16、節(jié)點D18及表示α 線等的箭頭20b。而且，反相器13和反相器19連接成閉環(huán)狀并形成主觸發(fā)器(master flip flop)電路。而且，反相器17和反相器20a連接成閉環(huán)狀并形成從觸發(fā)器(slave flip flop)電路。傳輸門11是將輸入信號讀入至觸發(fā)器7或者觸發(fā)器9的電路。而且，傳輸門 15是將信號從主觸發(fā)電路傳輸至從觸發(fā)電路的電路。當(dāng)發(fā)生箭頭20b所示的α線等情況 時，節(jié)點Α12、節(jié)點Β14、節(jié)點C16、節(jié)點D18為噪聲的發(fā)生地點，該噪聲能夠使觸發(fā)器7或者 觸發(fā)器9的輸出信號的邏輯發(fā)生翻轉(zhuǎn)，并且稱作關(guān)鍵節(jié)點(critical node) 0圖2C是表示LSI電路的概略圖。而且，圖2C表示，LSI電路21、總線22、延遲元件 23、24、25、26、27、觸發(fā)電路28、29、30、31、構(gòu)成時鐘樹(clock tree)的時鐘緩沖器(clock buffer) 32、33、34、由時鐘緩沖器32產(chǎn)生的時鐘A35、由時鐘緩沖器33產(chǎn)生并提供給觸發(fā)器 29的時鐘B36、由時鐘緩沖器33產(chǎn)生并提供給觸發(fā)器30的時鐘C37、由時鐘緩沖器34產(chǎn)生 的時鐘D38、信號A39、信號B40、信號C41及信號D42。LSI電路21由組合電路及包括觸發(fā)器等的順序電路構(gòu)成，并且具有用于實現(xiàn)LSI 電路21功能的功能電路區(qū)，例如包括觸發(fā)器28的電路區(qū)，包括觸發(fā)器29的電路區(qū)，包括 觸發(fā)器30的電路區(qū)，包括觸發(fā)器31的電路區(qū)。而且，觸發(fā)器28接收來自時鐘緩沖器32的 時鐘A35并輸出信號A39。信號A39經(jīng)過延遲元件24、總線22及延遲元件25之后，作為信 號B40被傳輸?shù)接|發(fā)器29的輸入端子。而且，信號A39經(jīng)過延遲元件23、總線22及延遲 元件26之后，作為信號C41被傳輸?shù)接|發(fā)器30的輸入端子。還有，信號A39經(jīng)過延遲時間 23、總線22及延遲元件27之后，作為信號D42被傳輸?shù)接|發(fā)器31的輸入端子。觸發(fā)器29 接收來自時鐘緩沖器33的時鐘B36，并鎖存信號B40。觸發(fā)器30接收來自時鐘緩沖器33 的時鐘C37，并鎖存信號C41。觸發(fā)器31接收來自時鐘緩沖器34的時鐘D38，并鎖存信號 D42。S卩，由于通過觸發(fā)器29、30、31、32來控制上述電路區(qū)之間的信號A39、信號B40、信號 C41、信號D42等的輸入輸出，因此能夠決定各電路區(qū)的工作順序。
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因此，“確定信號傳輸電路”是指，在圖2C的LSI電路中，例如，將觸發(fā)器28及觸發(fā) 器29確定為利用圖2A說明的信號傳輸電路的觸發(fā)器，并且將延遲元件24、總線22、延遲元 件25確定為利用圖2A說明的信號傳輸電路的延遲元件。即，“確定信號傳輸電路”是指，在 LSI電路中的順序電路中，確定輸出信號的觸發(fā)器、鎖存此信號的觸發(fā)器以及此觸發(fā)器之間 的延遲元件。接下來，“針對上述各信號傳輸電路，求出信號延遲時間Td的工序”是指，例如，在 具有觸發(fā)器28、29以及由延遲元件24、總線22、延遲元件25構(gòu)成的延遲元件的信號傳輸電 路中，將從信號輸入到觸發(fā)器28開始至觸發(fā)器28將輸出信號輸出，觸發(fā)器28的輸出信號 經(jīng)過延遲元件到達(dá)觸發(fā)器29的輸入端子為止的時間作為信號延遲時間Td，并求出該信號 延遲時間Td的工序。即，是指將信號傳輸電路的一個觸發(fā)器接收信號開始到信號傳輸至另 一個觸發(fā)器的輸出端子為止的時間作為信號延遲時間Td，并求出該信號延遲時間Td的工 序。此外，更具體地說，從觸發(fā)器的驅(qū)動能力、布線電阻及延遲元件的驅(qū)動能力，通過公知的 電路模擬能夠求出上述的信號延遲時間Td。而且，“考慮提供給LSI電路的時鐘信號的時鐘周期Tc的同時，比較各信號傳輸電 路的信號延遲時間Td，檢測最長的信號延遲時間的工序”是指，比較各信號傳輸電路的信號 延遲時間Td，檢測最長的信號延遲時間Td的工序。然后，將具有最長的信號延遲時間的信 號傳輸電路確定為關(guān)鍵路徑。在此，設(shè)定為“考慮時鐘信號的時鐘周期Tc的同時”是指，在 最長的信號延遲時間Td、觸發(fā)器的建立時間(set up time)以及觸發(fā)器的保持時間(hold time)之和超過時鐘周期Tc時，不將具有該信號延遲時間Td的信號傳輸電路設(shè)定為關(guān)鍵路 徑。這是因為，作為原則在各信號傳輸電路的信號延遲時間Td中存在超過時鐘周期Tc的 信號延遲時間Td的情況下，提供該時鐘信號的LSI電路不以該時鐘周期進(jìn)行動作。因此， 對具有超過時鐘周期Tc的信號延遲時間Td的信號傳輸電路進(jìn)行修改，使得信號延遲時間 Td在Tc以下。進(jìn)一步地，“對各信號輸出電路的觸發(fā)器求出輸出翻轉(zhuǎn)率的工序，其中該輸出翻轉(zhuǎn) 率是，由于包含在LSI的封裝及布線等中的放射性同位元素在衰變時所產(chǎn)生的α線、來自 宇宙射線的中子射線等，導(dǎo)致來自觸發(fā)器的輸出信號的邏輯發(fā)生翻轉(zhuǎn)的輸出翻轉(zhuǎn)率”是指， 根據(jù)α線及中子射線等的發(fā)生率、由α線及中子射線等所產(chǎn)生的電荷量的分布以及各信 號傳輸電路的觸發(fā)器的節(jié)點Α12、節(jié)點Β14、節(jié)點C16及節(jié)點D18等的關(guān)鍵節(jié)點所具有的電 荷量，求出來自觸發(fā)器的輸出信號的邏輯發(fā)生翻轉(zhuǎn)的輸出翻轉(zhuǎn)率。因此，α線及中子射線 等的發(fā)生率越低，輸出翻轉(zhuǎn)率越低。而且，當(dāng)由α線及中子射線等所產(chǎn)生的電荷量的分布 偏向于小的電荷量時，則輸出翻轉(zhuǎn)率低。還有，關(guān)鍵節(jié)點所具有的電荷量越多，則輸出翻轉(zhuǎn) 率越低。圖3Α、圖3Β、圖3C、圖4Α及圖4Β是用于說明軟錯誤率計算工序的詳細(xì)以及判斷軟 錯誤率的工序的圖。而且，圖3Α、圖3Β及圖3C表示頻數(shù)分布45、頻數(shù)分布46、頻數(shù)分布函 數(shù)47以及表示可能引起軟錯誤的信號傳輸電路的個數(shù)的，頻數(shù)分布中的區(qū)域48。圖3Α是表示頻數(shù)分布45的圖，該頻數(shù)分布45是在LSI電路中，對信號傳輸電路 的延遲時間Td進(jìn)行分區(qū)，并對延遲時間Td的分區(qū)進(jìn)行信號傳輸電路的分類，針對延遲時間 Td的分區(qū)和屬于各延遲時間Td的分區(qū)的信號傳輸電路的頻數(shù)而制作的頻數(shù)分布。而且，圖 3A的頻數(shù)分布45的橫軸表示延遲時間Td的分區(qū)，縱軸表示信號傳輸電路的個數(shù)。根據(jù)圖
103A的頻數(shù)分布45，屬于時鐘周期Tc的3/4左右的延遲時間Td的分區(qū)的信號傳輸電路的頻 數(shù)為最大。圖3B是表示頻數(shù)分布46的圖，該頻數(shù)分布46是將圖3A的頻數(shù)分布的橫軸參數(shù) 改變?yōu)?Tc-Td)，并基于圖3A的頻數(shù)分布45而制作的頻數(shù)分布。此外，縱軸表示信號傳輸 電路的頻數(shù)。而且，圖3B表示在假定信號傳輸電路的頻數(shù)分布相對于參數(shù)(Tc-Td)連續(xù)的 情況下的頻數(shù)分布函數(shù)D(t = Tc-Td)47。根據(jù)圖3B的頻數(shù)分布，屬于時鐘周期Tc的1/4 左右的(Tc-Td)的分區(qū)的信號傳輸電路的頻數(shù)為最大。圖3C是表示圖3B的頻數(shù)分布函數(shù)D (t = Tc-Td) 47的曲線圖。而且，圖3C的曲 線圖的橫軸表示t = Tc-Td,且縱軸表示信號傳輸電路的頻數(shù)。而且，在圖3C中以斜線畫出 的剖面線部分表示存在如下可能性的信號傳輸電路的個數(shù)，即，從時鐘信號的時鐘脈沖邊 沿到達(dá)至信號傳輸電路的觸發(fā)器開始經(jīng)過了 Tf時間后，因α線等而產(chǎn)生噪聲，從而一側(cè)的 觸發(fā)器的輸出信號的邏輯發(fā)生翻轉(zhuǎn)，其結(jié)果，已邏輯翻轉(zhuǎn)的輸出信號被傳輸?shù)搅硪粋?cè)的觸 發(fā)器并被鎖存的可能性。圖4Α表示在將因α線等而產(chǎn)生噪聲的時刻設(shè)定為Tf的情況下，基于成為頻數(shù)分 布函數(shù)的Tc-Td > Tf的區(qū)域，求出變成軟錯誤可能性的信號傳輸電路的個數(shù)，并定義為對 于Tf的函數(shù)，即定義為將函數(shù)D (t)從Tf到Tc所做的積分除以用時鐘周期Tc及包括在LSI 電路的信號傳輸電路的總數(shù)N，并將其函數(shù)表示為曲線圖。此外，圖4A的橫軸表示Tc-Td，縱 軸表示概率。而且，圖4A表示將函數(shù)D(t)從Tf到Tc所做的積分除以Tc及N的曲線49。圖4B表示如下的圖，即，在時鐘信號處于“H”狀態(tài)的情況下，觸發(fā)器輸出信號因α 線等所產(chǎn)生的噪聲而翻轉(zhuǎn)的概率(下面，稱為觸發(fā)器輸出信號的翻轉(zhuǎn)概率)為R1，在時鐘信 號處于“L”狀態(tài)的情況下，觸發(fā)器輸出信號翻轉(zhuǎn)的概率為R2。此外，圖4Β的曲線圖的縱軸 表示個數(shù)，橫軸表示時間。而且，圖4Β表示時鐘信號50、折線51和折線52，該折線51表示 時鐘信號處于“H”狀態(tài)的觸發(fā)器輸出信號的翻轉(zhuǎn)概率，該折線52表示時鐘信號處于“L”狀 態(tài)的觸發(fā)器輸出信號的翻轉(zhuǎn)概率。此外，如后面利用圖6Α及圖6Β所說明，通常翻轉(zhuǎn)概率Rl取大于翻轉(zhuǎn)概率R2的值。因此，如下進(jìn)行軟錯誤率的計算工序的詳細(xì)。首先，假設(shè)在LSI電路內(nèi)存在具有 相同延遲時間Td的多個信號傳輸電路，且此頻數(shù)分布為圖3A的曲線圖。因此，定義t = Tc-Td，并基于圖3A的頻數(shù)分布，制作相對參數(shù)t的圖3B的頻數(shù)分布。而且，從圖3B的頻 數(shù)分布制作圖3C的頻數(shù)分布函數(shù)D (t)。接著，如圖3C的圖所示，利用表示具有Tc-Td的通信傳輸電路的頻數(shù)的函數(shù)D(t =Tc-Td)，計算具有如下的可能性的信號傳輸電路(下面，稱作存在鎖存翻轉(zhuǎn)信號可能性 的信號傳輸電路)的個數(shù)，即，在時刻Tf因α線等而產(chǎn)生噪聲，從而一側(cè)的觸發(fā)器的輸出 信號的邏輯發(fā)生翻轉(zhuǎn)且被另一側(cè)的觸發(fā)器能鎖存，并如下地表示。
在此，能夠用上述式子來表達(dá)存在鎖存翻轉(zhuǎn)信號可能性的信號傳輸電路的個數(shù)， 即存在軟錯誤可能性的信號傳輸電路的個數(shù)，其原因是，在Tc-Td > Tf的情況下，若因α 線等而產(chǎn)生噪聲，則所翻轉(zhuǎn)的觸發(fā)器的輸出信號能夠傳輸至下一個觸發(fā)器。另一方面是因為，在Tc-Td < Tf的情況下，所翻轉(zhuǎn)的觸發(fā)器輸出信號傳輸不到。此外，若用時鐘周期Tc 和LSI整個總數(shù)N來除存在鎖存上述翻轉(zhuǎn)信號可能性的信號傳輸電路的個數(shù)，則如圖4A的 圖所示變成，在一側(cè)的信號傳輸電路的觸發(fā)器中輸出信號的邏輯發(fā)生翻轉(zhuǎn)，另一側(cè)的信號 傳輸電路的觸發(fā)器鎖存其輸出信號的概率。接著，基于能夠鎖存上述翻轉(zhuǎn)信號的信號傳輸電路的個數(shù)，在時鐘信號處于“H”狀
態(tài)的時間區(qū)間，且在因α線等而產(chǎn)生噪聲的情況下，如圖4Β所示，在觸發(fā)器的輸出信號的
翻轉(zhuǎn)概率為Rl的情況下，求出LSI電路整體的軟錯誤率。在此，由于LSI電路整體的軟錯
誤率為RX (PJP2+…+Pn)/N，所以在時鐘信號處于“H”狀態(tài)的時間區(qū)間，且在因α線等而產(chǎn)
生噪聲的情況下的軟錯誤率如下式所示。 此外，在上述式子當(dāng)中，tH為時鐘信號的邏輯為“H”的時間區(qū)間。ATf為關(guān)于因 α線等而產(chǎn)生噪聲的時刻Tf的微小區(qū)間，并且在該區(qū)間內(nèi)，即使因α線等而產(chǎn)生噪聲，軟 錯誤率也幾乎相同，從而認(rèn)為是不發(fā)生變化的區(qū)間。而且，Δ Tf也是將時鐘周期η等分了 的區(qū)間。還有，取得總和的處理，即，在求和(summation)處理中設(shè)定為tH > η Δ Tf，這是意 味著tH是對時鐘信號的邏輯為“H”的時間區(qū)間取得總和的處理。另一方面，在時鐘信號處于“L”狀態(tài)的時間區(qū)間，在因α線等而產(chǎn)生噪聲的情況 下，如圖4Β所示，若觸發(fā)器輸出信號的翻轉(zhuǎn)概率為R2，則軟錯誤率如以下所示。此外，取得 總和的處理，即，在求和處理中，設(shè)定為η Δ Tf < tH,意味著tH超過時鐘信號的邏輯為“H” 的時間區(qū)間，從而對時鐘信號處于“L”狀態(tài)的時間區(qū)間取得總和的處理。 從而，如下地計算出，在整個時鐘周期區(qū)間的LSI電路整體的軟錯誤率SS。SS 二 +
(RHTc 接著，判斷軟錯誤率是否在規(guī)定值以下的工序是將在LSI電路整體的軟錯誤率的 計算工序中所求出的上述軟錯誤率SS，與事先規(guī)定的LSI電路整體的軟錯誤率的設(shè)計值進(jìn) 行比較的工序。其結(jié)果，在整個時鐘周期區(qū)間，當(dāng)軟錯誤率SS未達(dá)到軟錯誤率的設(shè)計值時， 為了降低軟錯誤率，進(jìn)入修改LSI電路的工序。而且，當(dāng)軟錯誤率SS達(dá)到軟錯誤的設(shè)計值時，結(jié)束提高LSI電路的抗軟錯誤能力的設(shè)計。圖5A、圖5B、圖5C、圖6A、圖6B、圖7A、圖7B及圖7C是用于說明為了降低LSI電路 整體的軟錯誤率而改變LSI電路的工序的圖。在此，改變LSI電路是指，例如，為了延長包 括在LSI電路的通信傳輸電路的延遲元件的信號延遲時間而改變電路，或者，為了使包括 在通信傳輸電路的觸發(fā)器的輸出信號的邏輯不易因噪聲等發(fā)生翻轉(zhuǎn)而改變觸發(fā)器的電路。圖5A、圖5B及圖5C是用于說明，通過改變信號傳輸電路，尤其是通過延長信號傳 輸電路的延遲元件的信號延遲時間Td，降低LSI電路的軟錯誤率的圖。而且，圖5A、圖5B及 圖5C示出頻數(shù)分布55 ；頻數(shù)分布函數(shù)D(t)56 ；區(qū)域57，其表示基于頻數(shù)分布函數(shù)56求得 的有可能引起軟錯誤的信號傳輸電路的個數(shù)；函數(shù)58，其表示在因α線等而產(chǎn)生噪聲的時 刻Tf，變成軟錯誤的修改前的信號傳輸電路的個數(shù)除以信號傳輸電路的總數(shù)N而得到的結(jié) 果，即，將圖3C的頻數(shù)分布函數(shù)D(t)從Tf到Tc所做的積分除以信號傳輸電路的總數(shù)而得 到的結(jié)果；以及函數(shù)59，其表示在因α線等而產(chǎn)生噪聲的時刻Tf，變成軟錯誤的修改后的 信號傳輸電路的個數(shù)除以信號傳輸函數(shù)的總數(shù)而得到的結(jié)果，即，將頻數(shù)分布函數(shù)D(t) 56 從Tf到Tc所做的積分除以信號傳輸函數(shù)的總數(shù)而得到的結(jié)果。圖5A是與圖3B相同的圖，但其不同點在于，該圖顯示了針對進(jìn)行延長觸發(fā)器之間 的延遲時間Td的改變的信號傳輸電路的頻數(shù)分布。圖5B是與圖3C相同的圖，但其不同點在于，該圖顯示了在時間Tf中，因α線等 而產(chǎn)生噪聲時變成軟錯誤的、修改后的信號傳輸電路的個數(shù)的區(qū)域。圖5C是表示關(guān)于信號傳輸電路的改變前后的如下函數(shù)的圖，S卩，在因α線等而產(chǎn) 生噪聲的時刻Tf，將變成軟錯誤的信號傳輸電路的總數(shù)除以信號傳輸電路的個數(shù)的函數(shù)。 即，圖5C表示關(guān)于信號傳輸電路的改變前后的如下的軟錯誤率的圖，S卩，在由于α線等所 產(chǎn)生噪聲而導(dǎo)致信號傳輸函數(shù)的一側(cè)觸發(fā)器的輸出信號的邏輯發(fā)生翻轉(zhuǎn)的情況下，將因另 一側(cè)觸發(fā)器鎖存該翻轉(zhuǎn)邏輯信號而導(dǎo)致的LSI電路整體的軟錯誤率(下面，稱作“由翻轉(zhuǎn)信 號的傳輸所引起的軟錯誤率”)。因此，延長信號傳輸電路的延遲元件的信號延遲時間Td的改變是指，通過附加、 改變各信號傳輸電路的延遲元件，從而進(jìn)行延長信號延遲時間Td所的改變。然而，顯而易 見，對該信號延長時間Td所進(jìn)行的延長是在確定為關(guān)鍵路徑的信號傳輸電路的信號延遲 時間Td以內(nèi)，即在最長的信號傳輸時間以內(nèi)。這是由于LSI電路整體的性能降低的原故。 即，是指在從LSI電路整體來看，如圖5A所示，改變對(Tc-Td)的信號傳輸電路的頻數(shù)分 布，使增加Tc-Td變短的區(qū)域的信號傳輸電路的頻數(shù)。其結(jié)果，表示信號傳輸電路的個數(shù)的 區(qū)域的面積，該信號傳輸電路是在圖5B的時間Tf，在因α線等而產(chǎn)生噪聲時變成軟錯誤率 的修改后的信號傳輸電路，與表示圖3C的信號傳輸電路的個數(shù)的區(qū)域的面積相比減小。因 此，因為減少引起軟錯誤的信號傳輸電路的個數(shù)，所以如圖5C所示，LSI電路整體的軟錯誤 率減少。圖6A是用于說明，在時鐘信號處于“H”狀態(tài)的情況下，觸發(fā)器輸出信號的邏輯由 于α線等所產(chǎn)生的噪聲而發(fā)生翻轉(zhuǎn)的結(jié)構(gòu)的圖。而且，圖6Β是用于說明，在時鐘信號處于 “L”狀態(tài)的情況下，觸發(fā)器輸出信號的邏輯由于α線等所產(chǎn)生的噪聲而發(fā)生翻轉(zhuǎn)的結(jié)構(gòu)的 圖。而且，圖6Α及圖6Β示出了，傳輸門72、73、反相器67、68、69、70、71、時鐘信號66、輸入 端子60、輸出端子61、表示信號的傳輸?shù)募^62、63、64、65。此外，由于圖4Β的觸發(fā)器和圖
134C的觸發(fā)器具有相同的結(jié)構(gòu)，所以對傳輸門及反相器標(biāo)注相同的附圖標(biāo)記。根據(jù)圖6A，在時鐘信號59的邏輯為“H”時，邏輯“L”通過反相器67被傳送到柵極 的傳輸門72截止，不接收來自輸入端子60的箭頭62所示的信號。但是，傳輸門73導(dǎo)通， 來自由反相器68和反相器69構(gòu)成的主觸發(fā)器的箭頭63所示的信號被傳送到由反相器70 和反相器71構(gòu)成的從觸發(fā)器，而且也被傳送到輸出端子61。另一方面，根據(jù)圖6B所示，在時鐘信號66的邏輯為“L”時，邏輯“H”通過反相器 67被傳送到柵極的傳輸門72導(dǎo)通，不接收來自輸入端子60的箭頭62所示的信號。而且， 傳輸門73截止，來自由反相器68和反相器69構(gòu)成的主觸發(fā)器的箭頭64所示的信號不被 傳送到由反相器70和反相器71構(gòu)成的從觸發(fā)器。但是，來自上述從觸發(fā)器且箭頭65所示 的信號被傳送到輸出端子61。從而，根據(jù)如上所述，在圖6A及圖6B所示的觸發(fā)器中，由于主觸發(fā)器的輸出信號 的邏輯翻轉(zhuǎn)被直接傳送到輸出端子，因此時鐘信號的邏輯為“H”時的軟錯誤率Rl幾乎等于 主觸發(fā)器的軟錯誤率。另一方面，由于從觸發(fā)器的輸出信號的邏輯翻轉(zhuǎn)被直接傳送到輸出 端子，因此時鐘信號的邏輯為“L”時的軟錯誤率R2幾乎等于從觸發(fā)器的軟錯誤率。在此，由于構(gòu)成主觸發(fā)器的反相器只要驅(qū)動從觸發(fā)器就可以，因此通常使用扇出 系數(shù)(fan out)小的元件。若這樣，在圖2B中說明的主觸發(fā)器的關(guān)鍵節(jié)點所積蓄的電荷比 從觸發(fā)器的關(guān)鍵節(jié)點所積蓄的電荷少。因此，在因α線等而產(chǎn)生噪聲的情況下，主觸發(fā)器 的輸出信號發(fā)生翻轉(zhuǎn)的概率比從觸發(fā)器的輸出信號發(fā)生翻轉(zhuǎn)的概率大。若這樣，時鐘信號的邏輯為“H”時的軟錯誤率Rl的值比時鐘信號的邏輯為“L”時 的R2的值大。圖7Α、圖7Β及圖7C是用于說明，通過修改使包括在通信傳輸電路的觸發(fā)器的輸出 信號的邏輯不被α線等所產(chǎn)生的噪聲而發(fā)生翻轉(zhuǎn)，從而降低LSI電路的軟錯誤率的圖。而且，圖7A、圖7B及圖7C示出表示“翻轉(zhuǎn)信號的傳輸所引起的軟錯誤率”的函數(shù) 76 ；時鐘信號77 ；概率80，其是在時鐘信號77的邏輯為“H”的時間區(qū)間內(nèi)的改變電路之后 的觸發(fā)器的輸出信號的邏輯發(fā)生翻轉(zhuǎn)的概率；概率81，其是在時鐘信號77的邏輯為“L”的 時間區(qū)間內(nèi)的改變電路之后的觸發(fā)器的輸出信號的邏輯發(fā)生翻轉(zhuǎn)的概率；時鐘信號線82 ； 反相器83、86、87、88、89 ；傳輸門84、85 ；以及電容78。圖7A是表示函數(shù)76的圖，其中該函數(shù)76表示“翻轉(zhuǎn)信號的傳輸所引起的軟錯誤 率”。圖7B表示，在時鐘周期中的時鐘信號77的邏輯為“H”時，因α線等而產(chǎn)生的噪聲使 觸發(fā)器的輸出信號發(fā)生翻轉(zhuǎn)的概率為R3，而在時鐘周期中的時鐘信號77的邏輯為“L”時， 因α線等而產(chǎn)生的噪聲使觸發(fā)器的輸出信號發(fā)生翻轉(zhuǎn)的概率為R2。在此，概率R3比概率 R2小。圖7C是表示觸發(fā)器概略的圖。而且，圖7C的觸發(fā)器包括構(gòu)成主觸發(fā)器的反相器 86,87 ；構(gòu)成從觸發(fā)器的反相器88、89 ；位于輸入信號線和主觸發(fā)器之間的傳輸門84 ；位于 主觸發(fā)器和從觸發(fā)器之間的傳輸晶體管85 ；時鐘線82，其直接連接在傳輸門85的柵極，且 經(jīng)由反相器84連接到傳輸門84的柵極；電容78，其與主觸發(fā)器的關(guān)鍵節(jié)點連接。因此，為了使包括在通信傳輸電路的觸發(fā)器的輸出信號的邏輯不易被噪聲等而發(fā) 生翻轉(zhuǎn)，對電路進(jìn)行改變是指，如圖7C所示，將電容90連接到主觸發(fā)器的關(guān)鍵節(jié)點，從而降 低關(guān)鍵節(jié)點所保持的信號邏輯發(fā)生翻轉(zhuǎn)的邏輯翻轉(zhuǎn)率。其結(jié)果，如圖7Β所示，在時鐘信號 77的邏輯為“H”時，通過α線等所產(chǎn)生的噪聲，觸發(fā)器的輸出信號發(fā)生翻轉(zhuǎn)的概率從圖4Β的概率Rl減少到R3。還有，也能夠?qū)⒏怕蔙l設(shè)定成低于概率R2的值。若這樣，如圖7A所 示，在時鐘信號77的邏輯為“H”的時間區(qū)間內(nèi)，在時鐘信號77的邏輯為“H”時間區(qū)間內(nèi)的 “翻轉(zhuǎn)信號的傳輸所引起的軟錯誤率”高，因此在減少LSI電路整體的軟錯誤率中降低觸發(fā) 器的輸出信號發(fā)生翻轉(zhuǎn)的概率起到非常大的作用。而且，將電容78連接到主觸發(fā)器的關(guān)鍵節(jié)點，并采取使關(guān)鍵節(jié)點所保持的信號的 邏輯難以發(fā)生翻轉(zhuǎn)的方法，則會起到傳輸從觸發(fā)器所輸出的信號不會被延遲的效果。第一實施例的提高抗軟錯誤能力的半導(dǎo)體器件的設(shè)計方法包括檢測關(guān)鍵路徑的 工序；進(jìn)行軟錯誤率的計算的工序；判斷軟錯誤率是否在規(guī)定值以下的工序；改變LSI電路 使軟錯誤率降低的工序。即，第一實施例的提高抗軟錯誤能力的半導(dǎo)體器件的設(shè)計方法包 括確定在各信號傳輸電路所具有的觸發(fā)電路之間傳輸信號的信號傳輸時間、確定在各信 號傳輸電路所具有的所述觸發(fā)電路被放射線照射時的輸出翻轉(zhuǎn)率、以及確定作為關(guān)鍵路徑 的信號傳輸電路的工序；基于各信號傳輸電路的所述信號傳輸時間、所述觸發(fā)電路的所述 輸出翻轉(zhuǎn)率以及時鐘周期，計算LSI電路整體的軟錯誤率的工序；當(dāng)預(yù)先規(guī)定的軟錯誤率 小于所述LSI電路整體的軟錯誤率時，為了使所述關(guān)鍵路徑的信號傳輸電路的所述信號傳 輸時間不變而延長所述信號傳輸時間，以及為了降低所述觸發(fā)電路的所述輸出翻轉(zhuǎn)率而改 變電路的工序。因此，根據(jù)第一實施例的提高了抗軟錯誤能力的半導(dǎo)體器件的設(shè)計方法，因為不 改變決定LSI電路整體性能的作為關(guān)鍵路徑的信號傳輸電路的信號傳輸時間，所以LSI電 路整體的性能不下降。另一方面，由于通過延長信號傳輸電路的軟錯誤率抵抗能力根據(jù)信 號傳輸時間，并降低輸出翻轉(zhuǎn)率，以此增強(qiáng)抗軟錯誤能力，所以作為LSI電路整體具有提高 抗軟錯誤能力的效果。而且，如果利用第一實施例的提高抗軟錯誤能力的半導(dǎo)體器件的設(shè)計方法，設(shè)計 圖2C的LSI電路，則能夠獲得抗軟錯誤能力高的半導(dǎo)體器件。(第二實施例)第二實施例涉及一種信號傳輸電路，該信號傳輸電路具有調(diào)整從一側(cè)的觸發(fā)器到 另一側(cè)的觸發(fā)器的信號傳輸?shù)难舆t時間的結(jié)構(gòu)，并且表示如下信號傳輸電路的例子，該信 號傳輸電路使用上述結(jié)構(gòu)，被修改成具有與已確定為關(guān)鍵路徑的信號傳輸電路相同的延遲 時間Td。而且，利用圖8A至圖8D、圖9A至圖9D、圖IOA以及圖10B，說明第二實施例的信 號傳輸電路。而且，圖8A至圖8D、圖9A至圖9D、圖IOA以及圖IOB示出了，觸發(fā)器90、反相 器91、電容92、電容93、電阻94、觸發(fā)器電路圖95、反相器電路圖96、虛設(shè)電路圖97，電容圖 案99、電容圖案100、電阻圖案101、布線圖案102、溝圖案103、場效應(yīng)區(qū)圖案104、柵極圖案 105、驅(qū)動能力小的反相器106。圖8A至圖8D是表示信號傳輸電路的圖，該信號傳輸電路通過具有能夠改變成反 相器的虛設(shè)電路，以此修改延遲時間。圖8A是表示進(jìn)行修改之前的信號傳輸電路的圖。而且，圖8A的信號傳輸電路由輸 出信號的觸發(fā)器90、四個反相器91及接收信號的反相器90構(gòu)成。而且，在圖8A的信號傳 輸電路中，來自一側(cè)的觸發(fā)器90的信號傳輸至另一側(cè)的觸發(fā)器90所需的延遲時間Td由， 從一側(cè)觸發(fā)器90輸出信號為止的延遲時間和信號經(jīng)由反相器91所傳輸?shù)膫鬏敃r間構(gòu)成。 此外，圖8A的信號傳輸電路的延遲時間Td小于在LSI電路中確定為關(guān)鍵路徑的信號傳輸
15電路的延遲時間Td。圖8B是表示與圖8A的信號傳輸電路相對應(yīng)的電路布局圖。而且，圖8B的電路布 局圖由2個觸發(fā)器電路圖95、4個反相器的電路圖96以及虛設(shè)電路圖97構(gòu)成。電路圖95、 96及虛設(shè)電路圖97由如下構(gòu)成，即，構(gòu)成M0S晶體管的場效應(yīng)區(qū)圖案104 ；構(gòu)成M0S晶體管 的柵極圖案105 ；確定形成P型M0S晶體管的N溝區(qū)的溝圖案103 ；以及表示布線的布線圖 案102，該布線連接M0S晶體管之間或者向M0S晶體管提供電源。虛設(shè)電路圖97是一種通 過改變布線圖案102的形狀而能夠改變成兩個反相器電路圖96的電路圖。此外，虛設(shè)電路 圖97在圖8B中能夠改變兩個反相器電路圖96，但是當(dāng)然也可以通過能夠改變多個反相器 電路圖96的方式形成。圖8C是表示進(jìn)行修改之后的信號傳輸電路的圖。而且，圖8C的信號傳輸電路與 圖8A的信號傳輸電路相同，但其不同點在于，在反相器電路91的個數(shù)上多2個。而且，通 過2個反相器電路91的作用，圖8C的信號傳輸電路的延遲時間Td與確定為關(guān)鍵路徑的信 號傳輸電路的延遲時間Td相同。圖8D是表示相對圖8C的信號傳輸電路的電路布局的圖。還有，圖8D的電路布局 與圖8B的電路布局相同，但其不同點在于，通過改變虛設(shè)電路圖97的布線圖案102的形 狀，改變?yōu)?個反相器電路圖96。此外，在上述中，形成了 2個反相器電路圖96，但是可以 改變虛設(shè)電路圖97的布線圖案102的一部分，并僅僅停留在形成1個反相器電路圖96。圖9A至圖9D是表示信號傳輸電路的圖，通過附加電容或者電阻，使信號傳輸電路 修改成能夠延長延遲時間Td。圖9A是表示通過附加電容來延長延遲時間Td的信號傳輸電路的圖。而且，圖9A 的信號傳輸電路與圖8A的信號傳輸電路相同，但其不同點在于，在高電平電源(Vcc)和信 號傳輸電路的信號線之間附加了電容92，以及在低電平電源(Vss:接地電源)和信號傳輸 電路的信號線之間附加了電容93。而且，通過電容92及電容93的作用，圖9A的信號傳輸 電路的延遲時間Td與確定為關(guān)鍵路徑的信號傳輸電路的延遲時間Td相同。圖9B是表示對應(yīng)圖9A的信號傳輸電路的電路布局的圖。而且，圖9A的電路布局 與圖8B的電路布局相同，但其不同點在于，代替虛設(shè)電路圖97而配置了與電容92對應(yīng)的 電容圖案99及與電容93對應(yīng)的電容圖案100。在此，電容圖案99及電容圖案100由場效 應(yīng)區(qū)圖案104及柵極圖案105構(gòu)成。此外，在圖9B中，電容圖案99及電容圖案100的場效 應(yīng)區(qū)圖案104或者柵極圖案105分別由一個圖案來形成，但是也可以由多個被分開的圖案 來形成。圖9C是表示通過附加電阻來延長了延遲時間Td的信號傳輸電路的圖。而且，圖 9C的信號傳輸電路與圖8A的信號傳輸電路相同，但其不同點在于，在信號傳輸電路的信號 線上，與反相器91串聯(lián)地附加了電阻94。而且，通過電阻94的作用，圖9C的信號傳輸電路 的延遲時間Td與確定為關(guān)鍵路徑的信號傳輸電路的延遲時間Td相同。圖9D是表示相對圖9B的信號傳輸電路的電路布局的圖。而且，圖9D的電路布局 與圖8B的電路布局相同，但其不同點在于，代替虛設(shè)電路圖97而配置了與電阻94對應(yīng)的 電阻圖案101。在此，電阻圖案101由柵極圖案105構(gòu)成。此外，電阻圖案101可以由多個 被分開的圖案來形成。而且，通過不使用上述被分開的圖案中的一部分，以此能夠調(diào)節(jié)電阻 值。
圖10A及圖10B是表示通過使用驅(qū)動能力小的反相器來能夠延長延遲時間Td的 信號傳輸電路的圖。圖10A是表示通過使用驅(qū)動能力小的反相器106來能夠延長延遲時間Td的信號 傳輸電路的圖。而且，圖10A的信號電路與圖8A的信號傳輸電路相同，但其不同點在于，在 構(gòu)成延遲元件的反相器91內(nèi)，將最初的部分置換為驅(qū)動能力小的反相器106。而且，通過驅(qū) 動能力小的反相器106所起的作用，圖10A的信號傳輸電路的延遲時間Td與確定為關(guān)鍵路 徑的信號傳輸電路的延遲時間Td相同。圖10B表示延遲元件的一部分由驅(qū)動能力小的反相器106構(gòu)成的電路。而且，圖 10B表示驅(qū)動能力小的反相器106和反相器91串聯(lián)連接的情形。在此，反相器91例如場效 應(yīng)區(qū)圖案寬度104的寬度為2. 0 y m，且由P型M0S晶體管和N型M0S晶體管構(gòu)成。而且，驅(qū) 動能力小的反相器106，例如由場效應(yīng)區(qū)圖案104的寬度為0. 5 y m的P型M0S晶體管和場 效應(yīng)區(qū)圖案104的寬度為0. 2i!m的N型M0S晶體管構(gòu)成。此外，因為驅(qū)動能力小的反相器 106驅(qū)動信號的能力小，所以大致一個驅(qū)動能力小的反相器106的延遲時間長。第二實施例的信號傳輸電路的特征在于，包括輸出側(cè)的觸發(fā)器，其將輸出信號從 輸出端子輸出；接收側(cè)的觸發(fā)器，其用輸入端子接收該觸發(fā)器的信號并用時鐘信號來鎖存； 延遲元件，其位于輸出側(cè)觸發(fā)器和接收側(cè)觸發(fā)器之間，并且使信號傳輸電路的延遲時間Td 與確定為關(guān)鍵路徑的信號傳輸電路的延遲時間Td相同。從而，第二實施例的信號傳輸電路具有降低軟錯誤率且不引起LSI電路整體的性 能的下降的效果。這是因為，第二實施例的信號傳輸電路的延遲時間Td與確定為關(guān)鍵路 徑的信號傳輸電路的延遲時間Td相同，因此在由a線等所發(fā)生的噪聲引起輸出側(cè)觸發(fā)器 的輸出信號的邏輯發(fā)生翻轉(zhuǎn)的情況下，該邏輯翻轉(zhuǎn)信號到達(dá)接收側(cè)觸發(fā)器的可能性低的原 因。另一方面，第二實施例的信號傳輸電路的延遲時間Td不超過確定為關(guān)鍵路徑的信號傳 輸電路的延遲時間Td，因此不減弱LSI電路整體的性能。(第三實施例)第三實施例為，在因a線等而產(chǎn)生噪聲的情況下，將信號傳輸電路中的觸發(fā)器的 主觸發(fā)電路修改為所保持的信號的邏輯翻轉(zhuǎn)率低的電路的例子。而且，利用圖11來說明第
三實施例。圖11是表示具有主觸發(fā)器的第三實施例的信號傳輸電路的觸發(fā)器的電路的圖， 該主觸發(fā)器所保持的信號的邏輯翻轉(zhuǎn)率低。而且，圖11示出了，時鐘信號110、輸入信號 111、反相器112、傳輸晶體管113、高電壓電源(Vcc)114、P型晶體管115、116、低電壓電源 (Vss) 117、N型晶體管118、119、反相器120、121、傳輸門晶體管122、反相器123、124以及輸 出信號125。反相器120及反相器121構(gòu)成主觸發(fā)器。反相器123及反相器124構(gòu)成從觸發(fā)器。 當(dāng)傳輸門113導(dǎo)通時，主觸發(fā)器接收輸入信號111。當(dāng)傳輸晶體管122導(dǎo)通時，來自主觸發(fā) 器的信號傳送至從觸發(fā)器。反相器123的輸出成為輸出信號125。P型晶體管115及N型晶體管108只有在時鐘信號110的邏輯為“H”時才導(dǎo)通，并 向P型晶體管116及N型晶體管119提供電源(Vcc及Vss)。而且，在反相器121和傳輸晶 體管122之間的關(guān)鍵路徑所保持的信號的邏輯為“L”時，P型晶體管116導(dǎo)通。還有，在反 相器121和傳輸晶體管122之間的關(guān)鍵路徑所保持的信號的邏輯為“H”時，N型晶體管119
17導(dǎo)通。因此，在時鐘信號110的邏輯為“H”的情況下，傳輸晶體管113截止時，通過P型晶 體管115和116或者N型晶體管118和119從電源(Vcc及Vss)提供與在傳輸門113和反 相器111之間的關(guān)鍵路徑所保持的信號的邏輯相同的電位。在時鐘信號110的邏輯為“L” 的情況下，當(dāng)傳輸晶體管113導(dǎo)通時，P型晶體管115及N型晶體管118截止。若這樣，在 接收輸入信號111時，P型晶體管115和116及N型晶體管118和119不提供電位，因此不 存在這些晶體管因為接收輸入信號111而發(fā)生障礙。因此，具有圖11結(jié)構(gòu)的觸發(fā)器的輸出 信號的延遲時間與未附加P型晶體管115和116及N型晶體管118和119的觸發(fā)器的延遲 時間相同。S卩，第三實施例的信號傳輸電路的觸發(fā)器包括，主觸發(fā)器、從觸發(fā)器、連接主觸發(fā) 器的關(guān)鍵節(jié)點和電源的串聯(lián)連接的2個P型晶體管、連接主觸發(fā)器的關(guān)鍵節(jié)點和電源的串 聯(lián)連接的2個N型晶體管。而且，當(dāng)主觸發(fā)器保持信號時，2個P型晶體管及2個N型晶體 管根據(jù)主觸發(fā)器的關(guān)鍵節(jié)點所保持的信號邏輯，提供與信號邏輯同電位的電位。而且，在主 觸發(fā)器接收信號時，2個P型晶體管及2個N型晶體管停止向關(guān)鍵節(jié)點提供電位。根據(jù)第三實施例的信號傳輸電路，信號傳輸電路的觸發(fā)器進(jìn)行如上所述的動作， 因此即使在因a線等而產(chǎn)生噪聲的情況下，當(dāng)時鐘信號的邏輯為“H”時，輸出信號的翻轉(zhuǎn) 概率降低。另一方面，保持直到信號傳輸電路的觸發(fā)器的信號輸出為止的延遲時間。從而， 具有降低LSI整體電路的軟錯誤率的效果。(第四實施例)第四實施例是關(guān)于用于實施第一實施例的提高抗軟錯誤能力的半導(dǎo)體器件的設(shè) 計方法的CAD裝置。而且，利用圖12來說明第四實施例。圖12是用于說明第四實施例的CAD裝置的結(jié)構(gòu)的圖。而且，圖12示出了，CAD裝 置130、電路設(shè)計數(shù)據(jù)131、已修改的電路設(shè)計數(shù)據(jù)132、輸入輸出單元133、關(guān)鍵路徑的檢測 單元134a、求出信號延遲時間的單元134b、檢測最長的信號延遲時間的單元134c、求出輸 出翻轉(zhuǎn)率的單元134d、軟錯誤率的計算單元135、判斷軟錯誤率是否在規(guī)定值以下的單元 136、以及改變信號傳輸電路使軟錯誤率下降的單元137。CAD裝置130通過輸入輸出單元132讀入LSI的電路設(shè)計數(shù)據(jù)131。而且，CAD裝 置130利用關(guān)鍵路徑的檢測單元134a來進(jìn)行用圖2A、圖2B及圖2C所說明的關(guān)鍵路徑的檢 測，并且利用軟錯誤率的計算裝置135來進(jìn)行用圖3A至圖3C以及圖4A至圖4B所說明的 軟錯誤率的計算。CAD裝置130將上述軟錯誤率與預(yù)先規(guī)定的軟錯誤率進(jìn)行比較，并利用單 元136判斷是否達(dá)到預(yù)定的軟錯誤率，S卩，判斷軟錯誤率是否在規(guī)定值以下。此外，在關(guān)鍵 路徑的檢測單元134a中，利用求信號延遲時間的單元134b來求出信號延遲時間，并通過檢 測最長的信號延遲時間的單元134c來求出最長的信號延遲時間，利用求出輸出翻轉(zhuǎn)率的 單元134d求出輸出翻轉(zhuǎn)率。其結(jié)果，當(dāng)LSI電路的軟錯誤率未達(dá)到預(yù)先規(guī)定的軟錯誤率時， 如圖5A至圖5C、圖7C、圖8A至圖8D、圖9A至圖9D、圖10A至圖10B或者圖11等所示，修 改信號傳輸電路的設(shè)計數(shù)據(jù)，使信號傳輸電路成為延遲信號延遲時間的信號傳輸電路的結(jié) 構(gòu)，或者降低信號傳輸電路的觸發(fā)器的輸出信號的邏輯翻轉(zhuǎn)率的信號傳輸電路的結(jié)構(gòu)。而 且，CAD裝置130利用輸入輸出單元輸出已修改的電路設(shè)計數(shù)據(jù)。根據(jù)第四實施例，由于CAD裝置進(jìn)行如上所述的動作，所以能夠?qū)嵤┑谝粚嵤├奶岣呖管涘e誤能力的半導(dǎo)體器件的設(shè)計方法。而且，如果基于從CAD裝置輸出的已修改 的電路設(shè)計數(shù)據(jù)，來制造LSI電路，則能夠制造高抗軟錯誤能力的LSI電路。工業(yè)中的利用可行性根據(jù)本發(fā)明的CAD裝置，實現(xiàn)不降低LSI電路整體的性能的LSI電路的設(shè)計方法。 另一方面，通過修改信號傳輸時間、輸出翻轉(zhuǎn)率來提高信號傳輸電路的抗軟錯誤能力，因此 作為LSI電路整體，能夠提供CAD裝置，該CAD裝置實現(xiàn)提高抗軟錯誤能力的LSI電路的設(shè) 計方法。根據(jù)本發(fā)明的信號傳輸電路，通過將信號傳輸電路的觸發(fā)電路之間的信號延遲時 間與使用在關(guān)鍵路徑的信號傳輸電路的信號延遲時間對準(zhǔn)，并將時間延長至因放射線產(chǎn)生 的來自觸發(fā)電路的翻轉(zhuǎn)信號被輸出為止，因此抗軟錯誤能力增強(qiáng)，另一方面，LSI整體性能 被關(guān)鍵路徑支配的狀況不發(fā)生改變，從而能夠提供不降低LSI電路整體性能的信號傳輸電路。根據(jù)本發(fā)明的其它信號傳輸電路，通過僅僅在信號傳輸電路的觸發(fā)電路的主觸發(fā) 器部分附加電容，由于觸發(fā)電路的輸出發(fā)生翻轉(zhuǎn)的概率減少，因此抗軟錯誤能力增強(qiáng)，另一 方面，所附加的電容少，從而能夠提供LSI整體性能降低小的信號傳輸電路。根據(jù)本發(fā)明的半導(dǎo)體器件，由于半導(dǎo)體電路包括上述信號傳輸電路，所以抗軟錯 誤能力增強(qiáng)，另一方面，能夠提供LSI整體性能的下降小的半導(dǎo)體器件。
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權(quán)利要求
一種信號傳輸電路，其特征在于，具有第一觸發(fā)電路；第二觸發(fā)電路；延遲元件，其配置在所述第一觸發(fā)電路的輸出端子和所述第二觸發(fā)電路的輸入端子之間，以使其延遲時間與在LSI電路中確定為關(guān)鍵路徑的信號傳輸電路的延遲時間相等的方式，延遲來自所述輸出端子的信號并傳輸?shù)剿鲚斎攵俗印?br> 2.一種信號傳輸電路，其特征在于，具有第一觸發(fā)電路，其具有主觸發(fā)器及從觸發(fā)器，并在主觸發(fā)器的關(guān)鍵節(jié)點上附加有電容；第二觸發(fā)電路；延遲元件，其配置在所述第一觸發(fā)電路的輸出端子和所述第二觸發(fā)電路的輸入端子之 間，用于延遲來自所述輸出端子的信號并傳輸?shù)剿鲚斎攵俗印?br> 3.一種半導(dǎo)體電路器件，其特征在于，具有權(quán)利要求1或權(quán)利要求2所述的信號傳輸電全文摘要
提供一種提高抗軟錯誤能力的信號傳輸電路以及包括此信號傳輸電路的半導(dǎo)體器件。該信號傳輸電路具有第一觸發(fā)電路；第二觸發(fā)電路；延遲元件，其配置在所述第一觸發(fā)電路的輸出端子和所述第二觸發(fā)電路的輸入端子之間，以使其延遲時間與在LSI電路中確定為關(guān)鍵路徑的信號傳輸電路的延遲時間相等的方式，延遲來自所述輸出端子的信號并傳輸?shù)剿鲚斎攵俗印?br> 文檔編號H03K3/037GK101895276SQ201010212828
公開日2010年11月24日 申請日期2005年9月22日 優(yōu)先權(quán)日2005年9月22日
發(fā)明者上村大樹, 戶坂義春 申請人:富士通半導(dǎo)體股份有限公司