專利名稱：一種rs糾錯碼解碼器中的伴隨式計算電路及其計算方法
一種RS糾錯碼解碼器中的伴隨式計算電路及其計算方法
技術領域：
本發(fā)明屬于糾錯碼技術領域，特別地，涉及一種RS糾錯碼解碼器中的伴隨式計算電路及其計算方法。
背景技術：
糾錯碼在信息技術中廣泛應用，一般而言，在發(fā)送端發(fā)送信息之前，糾錯編碼器根 據(jù)要發(fā)送的數(shù)據(jù)信息計算相應的校驗碼，并把校驗碼作為冗余檢驗和數(shù)據(jù)信息一起組成糾 錯碼，接收端收到糾錯碼后，通過糾錯譯碼器不僅能自動地發(fā)現(xiàn)錯誤，而且能自動地糾正碼 字在傳輸過程中的錯誤。RS糾錯碼(Reed-Solomon error correction，里德-所羅門糾錯碼)是一種糾錯 能力很強的循環(huán)碼，通常符號(N，K) RS的含義如下N表示碼字長度；K表示碼字中的信息 長度；N-K = 2t表示檢驗碼的符號數(shù)，其中t表示能夠糾正的碼字錯誤數(shù)目?，F(xiàn)有技術中的RS糾錯碼的編碼解碼流程如圖1所示，在步驟101，首先確定原始信 息，在步驟102，對原始信息進行RS編碼，以獲得RS編碼數(shù)據(jù)，在步驟103，接收端獲取RS編 碼數(shù)據(jù)，在步驟104，計算伴隨式，在步驟105，判斷伴隨式是否等于0，若判斷結果是“否”， 則執(zhí)行步驟106，確認錯誤多項式和錯誤位置，并在步驟107中，根據(jù)錯誤位置糾正錯誤，并 在步驟107完成后，執(zhí)行步驟109，輸出信息。在步驟105中，若判斷結果是“是”，則在步驟108獲知接收數(shù)據(jù)與原始數(shù)據(jù)一致， 執(zhí)行步驟109，將接收信息輸出。其中，伴隨式的計算在以上的解碼步驟中非常重要，以下將詳細介紹在解碼過程 中現(xiàn)有技術常用的伴隨式計算方法以及伴隨式計算電路在糾錯編碼代數(shù)中，以二進制數(shù)字表示的一個數(shù)據(jù)系列看成一個多項式，例如二 進制數(shù)字序列10101111可以表示成M(x) = a7x7+a6x6+a5x5+a4x4+a3x3+a2x2+a1x1+a0x0 = x7+x5+x3+x2+l其中，Xi表示代碼的位置，或某個二進制數(shù)位的位置，Xi前面的系數(shù) 表示碼的 值，若 是一位二進制代碼，則取值0或1，而M(X)稱為信息代碼多項式。對于編碼步驟而言，假設輸入編碼器的序列長度為K，則輸入序列的信息代碼多項 式可表示為M (χ) = π κ^χ^^π κ^χ^2+. . . +miX+mo(1)由以上介紹可知，Hii為1或0，Xi表示Hii在序列中的位置，i =0,1,2,...,K-I0編碼器具有以下等式χκΜ(χ) = α (χ) g (χ)+R (χ)(2)其中，XkM(X)表示7與皿00的乘積，R為R(X)的階數(shù)，g(x)為生成多項式，α (χ) 為XkM(X)除以g(x)得到的商多項式，R(x)為接收元多項式，為(2)式中定義的余數(shù)多項式。
生成多項式g(x)表達式為g(x) = fim,_(x)，其中Hli(X)為最小多項式。其物理意義
=0
為，g(x)是由t個最小多項式相乘產生，t為RS糾錯碼能夠糾正的最大錯誤個數(shù)。編碼器輸出的序列為T(X)，長度為N，T(X)表示為 T(x) = M(x) xN-K+R (χ)(3)假設信道產生的錯誤為E(X)，錯誤位置多項式E(X)的表達式為E (χ) = En^X^'+E^X^2+. . . +ElX+E0(4)其中，Ei表示錯誤值，當Ei為1時表示有錯誤發(fā)生，Ei為0時表示無錯誤發(fā)生。則接收碼元多項式R (χ)可表示為R(x) = T (χ)+E (χ)(5)由式(2)、(3)知T(X) = M(x)xe+R(x) = α (x)g(x)(6)即T(X)能被α (χ)整除。定義伴隨式S”即Stl，...，S2t^1, t為RS糾錯碼能夠糾正的最大錯誤數(shù)。伴隨式的 表達式為Si = E(Qi)=R(CIi)(7)其中α是對應的迦羅華域(Galois Field, GF)的元素。接收碼元多項式可以表 示為R (x) = r^iX^^r^X^2+. . . +Γ^+Γο(8)其中，r」表示輸入序列Iiv1，rN_2，. .. , r1 r0}的一位，為1或0，Xj表示r」在序列 中的位置，j = 0,1,2,3. . . ,N-I0根據(jù)霍納算法(Horner)，以及式(7)、(8)，現(xiàn)有技術中提出如下伴隨式的算法Si = R (Xi) = Iv1 ( α O( α O N_2+· .^r1(Qi) +r0= ((Iv1 ( α ” +rN_2) ( α 0 +· · · +Γι) ( α +r0(9)其中，i = 1，2，…，2t。圖2示出了現(xiàn)有技術提供的計算伴隨式(9)的電路結構，圖中每個時鐘周期從加 法器204處輸入1位數(shù)據(jù)(input)，并且此時控制位(control)控制選擇器203，使得寄存器 輸出的值傳遞到加法器204中，從而使輸入的1位數(shù)據(jù)與之相加，相加后的結果通過乘法器 201進行一次常數(shù)乘法運算，運算結果反饋回寄存器202，在下一個時鐘周期與加法器204 處的輸入數(shù)據(jù)累加，不斷累加后，當需要校驗的數(shù)據(jù)輸入完成以后通過控制位關閉選擇器 203，此時寄存器202輸出的結果就是輸入序列的伴隨式值。伴隨式的計算采用串行輸入， 采用這種方式的計算只需要一個常數(shù)乘法器和一個加法器就能夠計算Si,但是這種電路結 構運算速度偏慢，并且需要2t個以上電路才能分別計算S1-S2t的值，造成操作不便、電路結 構復雜。因此，針對現(xiàn)有技術存在的以上不足，亟需提供一種RS糾錯碼解碼器中的伴隨式 計算電路及其計算方法，能夠實現(xiàn)運算速度快、電路結構簡單、操作方便的功能。

發(fā)明內容為了克服現(xiàn)有技術的RS糾錯碼解碼器中的伴隨式計算電路運算速度偏慢、電路結構復雜等缺點，本發(fā)明提供了一種RS糾錯碼解碼器中的伴隨式計算電路及其計算方法， 以克服上述問題。本發(fā)明提供一種RS糾錯碼解碼器中的伴隨式計算電路，其中RS糾錯碼的碼字長 度為N，用于糾正t個錯誤碼字數(shù)目，對應的迦羅華域元素是α，其特征在于，RS糾錯碼解碼 器中的伴隨式計算電路包括數(shù)據(jù)存儲器，至少包括2t個內存地址，用于存儲2t個數(shù)據(jù)單 元；乘法器，用于依次將從數(shù)據(jù)存儲器讀出的第i個內存地址的數(shù)據(jù)單元與α 1相乘，以獲 取相乘結果，其中i為整數(shù)，1 ^ i ^ 2t ；加法器，用于依次將相乘結果與輸入到伴隨式計算 電路的N個碼字中的第j+Ι個碼字相加，以獲取相加結果，并將相加結果保存至數(shù)據(jù) 存儲器的第i個內存地址，其中j為對數(shù)據(jù)存儲器的全部2t個內存地址進行讀取的次數(shù)， j為整數(shù)，1彡j彡N-1。根據(jù)本發(fā)明一優(yōu)選實施例，數(shù)據(jù)存儲器為雙口數(shù)據(jù)存儲器，包括讀地址端口、寫地址端口、讀取端口以及寫入端口，其中讀地址端口輸入的讀地址首先指向2t個內存地址中 的第1個內存地址，每個時鐘周期加1，直至經(jīng)歷2t個時鐘周期，從而遍歷2t個內存地址； 寫地址端口輸入的寫地址首先指向2t個內存地址中的第1個內存地址，每個時鐘周期加1， 直至經(jīng)歷2t個時鐘周期，從而遍歷2t個內存地址；讀取端口用于讀取讀地址指向的內存地 址內的數(shù)據(jù)；寫入端口向寫地址指向的內存地址寫入數(shù)據(jù)。根據(jù)本發(fā)明一優(yōu)選實施例，數(shù)據(jù)存儲器進一步包括控制器，用于控制讀地址端 口、寫地址端口、讀取端口以及寫入端口的工作。根據(jù)本發(fā)明一優(yōu)選實施例，控制器判斷寫地址或讀地址是否指向第2t+l個內存 地址，若判斷結果為“是”，則控制器控制寫地址或讀地址指向第1個內存地址。根據(jù)本發(fā)明一優(yōu)選實施例，控制器判斷j是否等于N-1，若判斷結果為“是”，則從 2t個內存地址中分別得到伴隨式。根據(jù)本發(fā)明一優(yōu)選實施例，α對應于不同標準取值為不同的常數(shù)。根據(jù)本發(fā)明一優(yōu)選實施例，在初始化時將數(shù)據(jù)單元設置成RS糾錯碼解碼器接收 到的第1個碼字IV1。本發(fā)明進一步提供一種RS糾錯碼解碼器中的伴隨式計算方法，包括a.依次接收 N個碼字；b.將第1個碼字IV1存儲到數(shù)據(jù)存儲器的2t個內存地址內；c.利用乘法器依次 將第i個內存地址存儲的數(shù)據(jù)單元與α 1相乘，以獲取相乘結果，其中i為整數(shù)，
d.利用加法器依次將相乘結果與第j+Ι個碼字Α+」相加，以獲取相加結果，并將相加結果 保存至數(shù)據(jù)存儲器的第i個內存地址，其中j為對數(shù)據(jù)存儲器的全部2t個內存地址進行讀 取的次數(shù)，j為整數(shù)，1彡j彡N-I ；e.重復步驟c_d，直至j = N-1。通過以上設置，本發(fā)明的RS糾錯碼解碼器中的伴隨式計算電路及其計算方法具 有運算速度快、電路結構簡單、操作方便的優(yōu)點。

圖1示出了現(xiàn)有技術中的RS糾錯碼的編碼解碼流程。圖2示出了現(xiàn)有技術提供的計算伴隨式的電路結構。圖3是本發(fā)明的RS糾錯碼解碼器中的伴隨式計算電路的電路連接框圖。圖4是本發(fā)明的RS糾錯碼解碼器中的伴隨式計算電路的串行數(shù)據(jù)輸入方式示意圖。圖5是本發(fā)明的RS糾錯碼解碼器中的伴隨式計算電路的工作流程圖。
具體實施方式有關本發(fā)明的特征及技術內容，請參考以下的詳細說明與附圖，附圖僅提供參考 與說明，并非用來對本發(fā)明加以限制。圖3是本發(fā)明的RS糾錯碼解碼器中的伴隨式計算電路的電路連接框圖。如圖3 所示，本發(fā)明所揭示的RS糾錯碼解碼器中的伴隨式計算電路包括乘法器301、加法器302、 數(shù)據(jù)存儲器303、控制器306、第一數(shù)據(jù)輸入端304以及第二數(shù)據(jù)輸入端305。其中，數(shù)據(jù)存儲器303優(yōu)選為雙口數(shù)據(jù)存儲器，包括讀地址端口(即圖3中所 示 的raddr)、讀取端口(即圖3中所示的rdata)、寫地址端口(即圖3中所示的waddr)以及 寫入端口(即圖3中所示的wdata)，當讀地址端口輸入的讀地址指向數(shù)據(jù)存儲器303的某 一內存地址時，可利用讀取端口將該內存地址中存儲的數(shù)據(jù)讀出，同樣地，當寫地址端口輸 入的寫地址指向數(shù)據(jù)存儲器303的某一內存地址時，可利用寫入端口向該內存地址寫入數(shù) 據(jù)。值得注意的是，可用控制器306產生讀地址與寫地址，并控制讀地址端口、寫地址端口 以及控制讀取端口和寫入端口的工作。本發(fā)明所揭示的RS糾錯碼解碼器中的伴隨式計算電路在開始時會對數(shù)據(jù)存儲器 303進行初始化，其中在初始化時執(zhí)行以下操作依次在數(shù)據(jù)存儲器303的2t個內存地址 l-2t (其中內存地址1，2，3，. . .，2t僅為了便于說明而編號，其與實際內存地址不對應)輸 入數(shù)據(jù)單元，通常而言初始化時輸入的數(shù)據(jù)單元為第一個碼字IV115讀地址從第1個內存地址1開始，每個時鐘周期加1，直至經(jīng)歷2t個時鐘周期，從 而遍歷全部2t個內存地址l_2t，其中讀地址加1的動作由控制器306所控制。讀取端口讀取讀地址指向的內存地址內的數(shù)據(jù)單元，如當讀地址指向內存地址1， 讀取端口可讀取內存地址1內存儲的數(shù)據(jù)單元，并將其輸入到乘法器301，其中讀取端口讀 取數(shù)據(jù)的動作由控制器306所控制。寫地址從第1個內存地址1開始，每個時鐘周期加1，直至經(jīng)歷2t個時鐘周期，從 而遍歷全部2t個內存地址l_2t，其中寫地址加1的動作由控制器306所控制。寫入端口向寫地址指向的內存地址寫入由加法器302輸出的數(shù)據(jù)單元，如當寫地 址指向內存地址1，寫入端口可將加法器302輸出的數(shù)據(jù)單元寫入至內存地址1的內存空間 進行數(shù)據(jù)存儲，其中寫入端口寫入數(shù)據(jù)的動作由控制器306所控制。第一輸入端304和第二輸入端305可進行串行數(shù)據(jù)輸入，第一串行數(shù)據(jù)與第二串 行數(shù)據(jù)按位數(shù)分別同步輸入至第一數(shù)據(jù)輸入端304和第二數(shù)據(jù)輸入端305，即當分別輸入 第一串行數(shù)據(jù)和第二串行數(shù)據(jù)至第一輸入端304和第二輸入端305時，該兩組串行數(shù)據(jù)根 據(jù)時鐘周期同步，可在一個時鐘周期內，分別同時輸入一位串行數(shù)據(jù)至第一輸入端304和 第二輸入端305。圖4是本發(fā)明的RS糾錯碼解碼器中的伴隨式計算電路的串行數(shù)據(jù)輸入方式示意 圖。請參考圖4，在圖4中，第一串行數(shù)據(jù)404和第二串行數(shù)據(jù)405為分別輸入至第一輸入 端304和第二輸入端305的串行數(shù)據(jù)，如圖4中所示，串行數(shù)據(jù)的輸入以2t個時鐘周期為 一個循環(huán)，共有N-I個循環(huán)。第一串行數(shù)據(jù)404和第二串行數(shù)據(jù)405根據(jù)伴隨式計算公式
Si = (· · · (r^) α ^rfr2,) α ^rfr3)) Qi......+巧)α ^r0 (9) 定義，其中，i = 1，2，· · ·，2t。符號α為是對應的迦羅華域(Galois Field, GF) 乘法GF (2m)的元素，實際計算時可根據(jù)相應標準定義為一常數(shù)，而A至Iv1為RS糾錯碼解 碼器接收到的碼字，其中IV1是接收到的第一個碼字，r0是接收到的最后一個碼字。在第一個2t時鐘周期內，第一串行數(shù)據(jù)404輸入至第一數(shù)據(jù)輸入端304的串行數(shù)
據(jù)分別為α、α2、α3.....α 2t，第二串行數(shù)據(jù)405輸入至第二數(shù)據(jù)輸入端305的串行數(shù)
據(jù)分別為在第二個2t時鐘周期內，第一串行數(shù)據(jù)404輸入至第一數(shù)據(jù)輸入端304的串行數(shù)
據(jù)分別為α、α2、α3.....α 2t，第二串行數(shù)據(jù)405輸入至第二數(shù)據(jù)輸入端305的串行數(shù)
據(jù)分別為同樣地，在第N-I個2t時鐘周期內，第一串行數(shù)據(jù)404輸入至第一數(shù)據(jù)輸入端304
的串行數(shù)據(jù)分別為α、α 2、α 3.....α 2t，第二串行數(shù)據(jù)405輸入至第二數(shù)據(jù)輸入端305的
串行數(shù)據(jù)分別為rQ、rQ、rQ、. . .、rQ。乘法器301依次將從數(shù)據(jù)存儲器303讀出的第i個內存地址的數(shù)據(jù)單元si與α 1 相乘，以獲取相乘結果，其中i為整數(shù)，1 < i ^ 2t ；加法器302依次將相乘結果與輸入到伴隨式計算電路的N個碼字中的第j+Ι個碼 字rN+j相加，以獲取相加結果，并將相加結果保存至數(shù)據(jù)存儲器303的第i個內存地址，其 中j為對數(shù)據(jù)存儲器303的全部2t個內存地址進行讀取的次數(shù)，j為整數(shù)，J^N-I0圖5是本發(fā)明的RS糾錯碼解碼器中的伴隨式計算電路的工作流程圖。以下將參 考圖5對本發(fā)明的RS糾錯碼解碼器中的伴隨式計算電路的工作流程作詳細介紹。如圖5所示，在步驟501，執(zhí)行初始化操作，即向內存地址l_2t輸入I^1,并且設置 外循環(huán)計數(shù)變量j等于1，另外設置變量i = 1，其中i用于表示正在進行操作的內存地址， j用于統(tǒng)計對數(shù)據(jù)存儲器的全部2t個內存地址進行讀取的次數(shù)，以上操作在控制器306的 控制下完成。在步驟502，令數(shù)據(jù)存儲器303的讀地址和寫地址指向內存地址i。在步驟503，讀取端口根據(jù)讀地址讀取內存地址i中的數(shù)據(jù)單元至乘法器301。在步驟504，從第一數(shù)據(jù)輸入端304輸入一個第一串行數(shù)據(jù)α 1至乘法器301，從 第二數(shù)據(jù)輸入端305輸入一個串行數(shù)據(jù)至加法器302。在步驟505，乘法器301將α 1與數(shù)據(jù)單元相乘得到相乘結果。在步驟506，加法器302將與相乘結果相加得到相加結果。在步驟507，寫入端口根據(jù)寫地址將相加結果寫入至內存地址i。在步驟508，對i進行自加1處理。在步驟509，判斷i是否等于2t+l，若判斷結果是“否”，則跳至步驟502。若判斷結果為“是”，則執(zhí)行步驟510，將i設置為1，將j進行自加1處理。在步驟511，判斷j是否等于N-1，若判斷結果是“是”，則在步驟512中得到伴隨式。若判斷結果是“否”，則跳至步驟502。因此，通過上述N-I次運算，數(shù)據(jù)存儲器303的2t個內存地址中存儲的數(shù)據(jù)單元 S1至S2t分別是
S1 = (· · · (r(N_D α +r(N_2)) α +r(N_3)) α......+巧)α +r0S2 = (· · · (r^) α 2+r(N_2)) α 2+r(N_3)) α 2......+Γι) α 2+r0S3 = (· · · (r^) α 3+r(N_2)) α 3+r(N_3)) α 3......+Γι) α 3+r0 ......s2t = (··· Ov1) α 2t+r(N_2)) α 2t+r(N_3)) α 2t......+Γι) α 2t+r0艮口 Si = (· · · (r(N_D α ^rfr2,) α ^rfr3)) Qi......+巧)α ^r0其中，i = 1，2，···，2t。因而，數(shù)據(jù)單元SnS^S3,...，s2t對應于式(9)中的各伴 P這 i^j Si J Sg ？ S3 J ... 7 SgtO通過以上設置，本發(fā)明的RS糾錯碼解碼器中的伴隨式計算電路及其計算方法具 有運算速度快、電路結構簡單、操作方便的優(yōu)點。以上參照

了本發(fā)明的各種優(yōu)選實施例，但是只要不背離本發(fā)明的實質和 范圍，本領域的技術人員可以對其進行各種形式上的修改和變更，都屬于本發(fā)明的保護范圍。
權利要求
一種RS糾錯碼解碼器中的伴隨式計算電路，其中RS糾錯碼的碼字長度為N，用于糾正t個錯誤碼字數(shù)目，對應的迦羅華域元素是α，其特征在于，所述RS糾錯碼解碼器中的伴隨式計算電路包括數(shù)據(jù)存儲器，至少包括2t個內存地址，用于存儲2t個數(shù)據(jù)單元；乘法器，用于依次將從所述數(shù)據(jù)存儲器讀出的第i個內存地址的數(shù)據(jù)單元與αi相乘，以獲取相乘結果，其中i為整數(shù)，1≤i≤2t；加法器，用于依次將所述相乘結果與輸入到所述伴隨式計算電路的N個碼字中的第j+1個碼字rN-1-j相加，以獲取相加結果，并將所述相加結果保存至所述數(shù)據(jù)存儲器的第i個內存地址，其中j為對所述數(shù)據(jù)存儲器的全部2t個內存地址進行讀取的次數(shù)，j為整數(shù)，1≤j≤N-1。
2.根據(jù)權利要求1所述的RS糾錯碼解碼器中的伴隨式計算電路，其特征在于，所述數(shù) 據(jù)存儲器為雙口數(shù)據(jù)存儲器，包括讀地址端口、寫地址端口、讀取端口以及寫入端口，其中 所述讀地址端口輸入的讀地址首先指向所述2t個內存地址中的第1個內存地址，每個時鐘 周期加1，直至經(jīng)歷2t個時鐘周期，從而遍歷所述2t個內存地址；所述寫地址端口輸入的 寫地址首先指向所述2t個內存地址中的第1個內存地址，每個時鐘周期加1，直至經(jīng)歷2t 個時鐘周期，從而遍歷所述2t個內存地址；所述讀取端口用于讀取所述讀地址指向的內存 地址內的數(shù)據(jù)；所述寫入端口向所述寫地址指向的內存地址寫入數(shù)據(jù)。
3.根據(jù)權利要求3所述的RS糾錯碼解碼器中的伴隨式計算電路，其特征在于，所述數(shù) 據(jù)存儲器進一步包括控制器，用于控制所述讀地址端口、所述寫地址端口、所述讀取端口 以及所述寫入端口的工作。
4.根據(jù)權利要求3所述的RS糾錯碼解碼器中的伴隨式計算電路，其特征在于，所述控 制器判斷所述寫地址或所述讀地址是否指向第2t+l個內存地址，若判斷結果為“是”，則所 述控制器控制所述寫地址或所述讀地址指向所述第1個內存地址。
5.根據(jù)權利要求3所述的RS糾錯碼解碼器中的伴隨式計算電路，其特征在于，所述控 制器判斷所述j是否等于N-1，若判斷結果為“是”，則從所述2t個內存地址中分別得到伴 隨式。
6.根據(jù)權利要求1所述的RS糾錯碼解碼器中的伴隨式計算電路，其特征在于，所述a 對應于不同標準取值為不同的常數(shù)。
7.根據(jù)權利要求1所述的RS糾錯碼解碼器中的伴隨式計算電路，其特征在于，在初始 化時將所述數(shù)據(jù)單元設置成所述RS糾錯碼解碼器接收到的第1個碼字rN_i。
8.—種RS糾錯碼解碼器中的伴隨式計算方法，其特征在于，包括a.依次接收N個碼字；b.將第1個碼字rN_i存儲到數(shù)據(jù)存儲器的2t個內存地址內；c.利用乘法器依次將第i個內存地址存儲的數(shù)據(jù)單元與a1相乘，以獲取相乘結果，其 中i為整數(shù)，1彡i彡2t ；d.利用加法器依次將所述相乘結果與第j+1個碼字rN+j相加，以獲取相加結果，并將 所述相加結果保存至所述數(shù)據(jù)存儲器的第i個內存地址，其中j為對所述數(shù)據(jù)存儲器的全 部2t個內存地址進行讀取的次數(shù)，j為整數(shù)，1彡j彡N-1 ；e.重復步驟c-d，直至j= N-1。
全文摘要
本發(fā)明提供一種RS糾錯碼解碼器中的伴隨式計算電路及其計算方法，該伴隨式計算電路包括數(shù)據(jù)存儲器，至少包括2t個內存地址，用于存儲2t個數(shù)據(jù)單元；乘法器，用于依次將從數(shù)據(jù)存儲器讀出的第i個內存地址的數(shù)據(jù)單元與αi相乘，以獲取相乘結果，其中i為整數(shù)，1≤i≤2t；加法器，用于依次將相乘結果與輸入到伴隨式計算電路的N個碼字中的第j+1個碼字rN-1-j相加，以獲取相加結果，并將相加結果保存至數(shù)據(jù)存儲器的第i個內存地址，其中j為對數(shù)據(jù)存儲器的全部2t個內存地址進行讀取的次數(shù)，j為整數(shù)，1≤j≤N-1。通過以上設置，本發(fā)明的RS糾錯碼解碼器中的伴隨式計算電路及其計算方法具有運算速度快、電路結構簡單、操作方便的優(yōu)點。
文檔編號H03M13/15GK101873143SQ201010188900
公開日2010年10月27日 申請日期2010年6月1日 優(yōu)先權日2010年6月1日
發(fā)明者莊國梁, 王賢福, 胡倫育, 陳朱管 申請人:福建新大陸電腦股份有限公司