專利名稱：運算放大電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具備差動放大電路部的運算放大電路，該差動放大電路部采用了 電流反射鏡電路。
背景技術(shù)：
圖4是表示具備電流反射鏡電路的以往運算放大電路的構(gòu)成例的圖。該運算放大 電路具備差動放大電路部1、電流反射鏡電路部2、恒流電路部3和輸出電路部4，在差動放 大電路部1中，一對MOS晶體管T20、T21差動連接在該差動放大電路部1上并差動放大輸 入電壓。輸出電路部4由MOS晶體管T22和與該MOS晶體管T22的漏極輸出端子連接的負(fù) 載電阻5構(gòu)成。MOS晶體管T22的柵極連接在上述一側(cè)MOS晶體管T20的漏極輸出端子上。在具有上述結(jié)構(gòu)的運算放大電路中，出現(xiàn)在差動放大電路部1的一側(cè)MOS晶體管 T20漏極上的差動放大輸出施加到輸出電路部4的MOS晶體管T22的柵極上，與MOS晶體 管T22的柵極電壓相對應(yīng)的電流流向MOS晶體管T22的源極-漏極之間，從而取出輸出電 壓ν〇υτ。專利文獻(xiàn)1 日本特開平5-63455號公報專利文獻(xiàn)2 日本特開平11-127037號公報但是，在以往的運算放大電路中，因為構(gòu)成輸出電路的MOS晶體管的柵極電壓波 動，所以就出現(xiàn)了在直接影響輸出電壓的MOS晶體管上流動的電流波動的問題。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述問題而提出的，其目的在于提供一種能夠抑制取出輸出電壓的 晶體管柵極電壓的波動從而消除電流的波動并實現(xiàn)穩(wěn)定工作的運算放大電路。本發(fā)明的運算放大電路具備放大差動輸入的差動放大電路部和利用由該差動放 大電路部放大的信號取出放大輸出的輸出電路部，其特征在于，上述差動放大電路部具備 一對第1晶體管，差動輸入信號；以及第2以及第3晶體管，分別連接在上述一對第1晶體 管的各電流通路上，且相互構(gòu)成電流反射鏡電路；上述輸出電路部具備第4晶體管，其柵 極連接在上述第2晶體管的漏極上，并從漏極取出放大輸出；在上述第2晶體管與接地之間 設(shè)置其柵極連接在上述第2晶體管漏極的第5晶體管，在上述第3晶體管與接地之間設(shè)置 其柵極連接在上述第3晶體管漏極上的第6晶體管。根據(jù)上述結(jié)構(gòu)，當(dāng)?shù)?晶體管的柵極電壓增高時，第5晶體管的柵極電壓也增高， 使流經(jīng)該第5晶體管的電流加大，從而使第4晶體管的柵極電壓下降；而且，當(dāng)?shù)?晶體管 的柵極電壓下降時，第5晶體管的柵極電壓也下降，使流經(jīng)該第5晶體管的電流減少，從而 使第4晶體管的柵極電壓上升。因此，第4晶體管的柵極電壓被匯聚成某一電壓而變得穩(wěn) 定，從而使電流波動減小。另外，本發(fā)明可采用在上述運算放大電路中使上述一對第1晶體管的源極彼此連 接且該共同接點通過恒流電路與電源端子相連接的結(jié)構(gòu)。
而且，本發(fā)明的上述運算放大電路還具備其他的差動放大電路部，具有與上述差 動放大電路部相同的結(jié)構(gòu)；上述輸出電路部具備第7晶體管、第8晶體管和第9晶體管，該 第7晶體管的柵極與上述其他的差動放大電路部的第3晶體管的漏極相連接，該第8晶體 管被連接在上述第4晶體管與電源端子之間，該第9晶體管被連接在上述第7晶體管與電 源端子之間，由上述第8晶體管和上述第9晶體管相互構(gòu)成電流反射鏡電路。根據(jù)上述結(jié)構(gòu)，在第4晶體管的柵極電壓過低而不能得到輸出的期間，可從第8晶 體管取得輸出，從而可改善失真特性。而且，在本發(fā)明的上述運算放大電路中，上述第5以及第6晶體管與上述第2以及 第3晶體管的信道類型相同。發(fā)明效果根據(jù)本發(fā)明，能夠抑制取出輸出電壓的晶體管的柵極電位的波動，從而可消除電 流波動、實現(xiàn)穩(wěn)定的工作。


圖1為表示本發(fā)明的一個實施方式所涉及到的運算放大電路的電路圖。圖2為表示對本發(fā)明的運算放大電路和以往的運算放大電路的批次之間的電流 波動進(jìn)行實驗的結(jié)果的圖表。圖3為表示對本發(fā)明的運算放大電路和以往的運算放大電路的晶片之間的電流 波動進(jìn)行實驗的結(jié)果的圖表。圖4為表示以往的運算放大電路的電路圖。標(biāo)記說明1運算放大電路，10-1第1差動放大電路，10-2第2差動放大電路，12恒流源，Tla、 Tlb第1PM0S晶體管，T2 T7第2 第7匪OS晶體管，T8、T9第8、第9PM0S晶體管
具體實施例方式下面，將參照附圖詳細(xì)說明本發(fā)明的實施方式。圖1為本發(fā)明的一個實施方式所涉及到的運算放大電路的結(jié)構(gòu)圖。本實施方式的 運算放大電路部ι具備第ι以及第2差動放大電路部10-1、10-2和由電流反射鏡型推挽電 路構(gòu)成的輸出電路部20。第1以及第2差動放大電路部10-1、10-2具有相同結(jié)構(gòu)，因此在 相互對應(yīng)的要素上付上相同標(biāo)記。第1差動放大電路部10-1具備信號(Virm、Vinp)差動輸入的一對PMOS晶體管 Tla、Tib。PMOS晶體管Tla、Tlb的源極都連接在恒流源12上，一側(cè)PMOS晶體管Tla的漏 極連接在構(gòu)成電流反射鏡電路的第2NM0S晶體管T2的漏極上，另一側(cè)PMOS晶體管Tlb的 漏極連接在構(gòu)成相同電流反射鏡電路的第3匪OS晶體管T3的漏極上。并且，正極輸入信號 Vinp輸入一側(cè)PMOS晶體管Tla的柵極，負(fù)極輸入信號Virm輸入另一側(cè)PMOS晶體管Tlb的 柵極。構(gòu)成反射鏡電路的第2以及第3NM0S晶體管T2、T3的源極經(jīng)由第5以及第6NM0S 晶體管Τ5、Τ6的漏極-源極之間連接在接地上。第5NM0S晶體管Τ5的柵極連接在第2NM0S 晶體管Τ2的漏極，第6NM0S晶體管Τ6的柵極連接在第3NM0S晶體管Τ3的漏極上。
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輸出電路部20由電流反射鏡型的推挽電路構(gòu)成。構(gòu)成電流反射鏡電路的第8以 及第9PM0S晶體管T8、T9的源極上連接有電源端子Vdd，第8PM0S晶體管T8的漏極經(jīng)由第 4NM0S晶體管T4的漏極-源極連接在接地上，第9PM0S晶體管T9的漏極經(jīng)由第7NM0S晶體 管T7的漏極-源極連接在接地上。第4NM0S晶體管T4的柵極連接在第1差動放大電路部 10-1的PMOS晶體管Tla的漏極上，并被施加第1差動放大電路部10_1的差動輸出電壓。 而且，第7NM0S晶體管T7的柵極連接在第2差動放大電路部10-2的PMOS晶體管Tlb的漏 極上，并被施加第2差動放大電路部10-2的差動輸出電壓。其次，將說明具有上述結(jié)構(gòu)的本實施方式的工作。在第1以及第2差動放大電路部10-1、10-2上輸入差動輸入信號Vinp、Virm。在 第1以及第2差動放大電路部10-1、10-2上，分別流動與被施加到一側(cè)PMOS晶體管Tla柵 極的差動輸入信號Vinp的柵極電壓相對應(yīng)的偏流和與被施加到另一側(cè)PMOS晶體管Tlb柵 極的差動輸入信號Virm的柵極電壓相對應(yīng)的偏流。此時，因為在構(gòu)成電流反射鏡電路的第 2以及第3NM0S晶體管T2、T3上流動相同電流，所以與流經(jīng)一側(cè)PMOS晶體管Tla的偏流和 流經(jīng)另一側(cè)PMOS晶體管Tlb的偏流之間的差分電流相對應(yīng)的柵極電壓，將分別施加到輸出 電路部20的第4、第7NM0S晶體管Τ4、Τ7的柵極上。在第4NM0S晶體管Τ4的漏極-源極 之間流動與柵極電壓相對應(yīng)的電流，而且在第7NM0S晶體管Τ7的漏極-源極之間流動與柵 極電壓相對應(yīng)的電流。因為在構(gòu)成電流反射鏡電路的第8、第9NM0S晶體管Τ8、Τ9上流動 相同電流，所以從第4NM0S晶體管Τ4的漏極取出與流經(jīng)第4NM0S晶體管Τ4的電流和流經(jīng) 第7NM0S晶體管Τ7的電流之間的差分電流相對應(yīng)的輸出電壓Vout。在本實施方式中，第5NM0S晶體管T5串聯(lián)連接在第2NM0S晶體管T2上，第5NM0S 晶體管T5的柵極連接在第2NM0S晶體管的漏極(第4NM0S晶體管T4的柵極)上。因此， 當(dāng)對第4NM0S晶體管T4的柵極的柵極電壓要向增高的方向變化時，第5NM0S晶體管T5的 柵極電壓也以相同電壓向相同方向變化。當(dāng)?shù)?NM0S晶體管T5的柵極電壓增高時，流經(jīng)第 5NM0S晶體管T5的電流就增大，則第4以及第5NM0S晶體管T4、T5的柵極電位下降。因此， 第4NM0S晶體管Τ4的柵極電壓將會聚成指定電壓。而且，當(dāng)?shù)?NM0S晶體管Τ4的柵極電 壓要向降低的方向變化時，第5NM0S晶體管Τ5的柵極電壓也以相同電壓向相同方向變化， 所以第4NM0S晶體管Τ4的柵極電壓將會聚成指定電壓。而且，第6NM0S晶體管Τ6串聯(lián)連接在與第2NM0S晶體管Τ2共同構(gòu)成電流反射鏡 電路的第3NM0S晶體管Τ3上，使第6NM0S晶體管Τ6的柵極連接在第3NM0S晶體管Τ3的漏 極上。因此，第4NM0S晶體管Τ4的柵極電壓將會聚成第2、第3NM0S晶體管Τ2、Τ3的柵極 電壓。如上所述，即使第4NM0S晶體管Τ4的柵極電壓由于制造時的原因而波動，也能通 過第6NM0S晶體管Τ6的反饋作用使第4NM0S晶體管Τ4的柵極電壓會聚成指定電壓，所以 能夠抑制流經(jīng)第4NM0S晶體管Τ4的電流的波動，實現(xiàn)穩(wěn)定的放大工作。而且，在輸出電路部20上設(shè)置第7NM0S晶體管Τ7，將第2差動放大電路部10_2的 輸出電壓施加到第7NM0S晶體管Τ7的柵極上，所以當(dāng)?shù)?NM0S晶體管Τ4的柵極電壓降低 而無法得到輸出時，通過使電流在第7NM0S晶體管Τ7的源極-漏極之間流動，就能夠從第 8NM0S晶體管Τ8的源極取出輸出。接著，將說明在上述實施方式和比較例中驗證電流波動情況的實驗結(jié)果。
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比較例采用從圖1所示的運算放大電路去掉第5、第6NM0S晶體管T5、T6的電路結(jié)構(gòu)。圖2為表示將從不同批次制造的NMOS晶體管用于輸出電路部20的第4、第7NM0S 晶體管上時的電流波動的圖表，(a)為本實施方式的實驗結(jié)果，(b)為比較例的實驗結(jié)果。 在各圖表上的縱軸為個數(shù)(樣品數(shù))，橫軸為電流(mA)。在驗證實驗中使用的波動的試 行次數(shù)為100次。驗證結(jié)果為，本實施方式的運算放大電路的oES = 0.34[mA]，比較例的 oTS = 0. 73[mA]。確認(rèn)了在批次間電流的波動的數(shù)值方面，比較例劣于本實施方式。其中， Ots(Oes)為從下式求出的標(biāo)準(zhǔn)偏差。標(biāo)準(zhǔn)偏差ο :ο2=Σ (Ii-IaJ 2Aidare 電流的平均值，Ii 樣品值，η:試行次數(shù))圖3為表示將從相同晶片制造的NMOS晶體管用于輸出電路的第4、第7NM0S晶體 管時的電流波動的圖表，(a)為本實施方式的運算放大電路的實驗結(jié)果；(b)為比較例的實 驗結(jié)果。在各圖表中，縱軸為個數(shù)，橫軸為電流(mA)。在驗證實驗中使用的波動的試行次數(shù) 為100次。驗證結(jié)果為，本實施方式的運算放大電路的oES = 0.51[mA]，比較例的Ots = 1.9[mA]。確認(rèn)了在晶片內(nèi)的電流波動的數(shù)值，比較例劣于本實施方式。從以上實驗結(jié)果可得知，在本發(fā)明的運算放大電路中，電流的波動明顯變小。另外，在上述說明中，在構(gòu)成運算放大電路的第1以及第2差動放大電路部10-1、 10-2和輸出電路部20的晶體管上使用PMOS晶體管，但是可采用NMOS晶體管來代替PMOS 晶體管。使用NMOS晶體管時，要改變恒流源12的連接位置，但是不改變基本結(jié)構(gòu)。
權(quán)利要求
一種運算放大電路，具備放大差動輸入的差動放大電路部和利用由該差動放大電路部放大的信號取出放大輸出的輸出電路部，其特征在于，上述差動放大電路部具備一對第1晶體管，信號被差動輸入；以及第2以及第3晶體管，分別連接在上述一對第1晶體管的各電流通路上，并互相構(gòu)成電流反射鏡電路；上述輸出電路部具備第4晶體管，其柵極與上述第2晶體管的漏極相連接，并從漏極取出放大輸出；在上述第2晶體管與接地之間設(shè)置柵極與上述第2晶體管的漏極相連接的第5晶體管，在上述第3晶體管與接地之間設(shè)置柵極與上述第3晶體管的漏極相連接的第6晶體管。
2.根據(jù)權(quán)利要求1所述的運算放大電路，其特征在于，上述一對第1晶體管的漏極彼此連接，而且該共同接點通過恒流電路連接在電源端子上。
3.根據(jù)權(quán)利要求1或2所述的運算放大電路，其特征在于，還具備其他的差動放大電路部，具有與上述差動放大電路部相同的結(jié)構(gòu)； 上述輸出電路部具備第7晶體管，其柵極與上述其他的差動放大電路部的第3晶體管 的漏極相連接；第8晶體管，連接在上述第4晶體管與電源端子之間；以及第9晶體管，連接 在上述第7晶體管與電源端子之間；由上述第8晶體管和上述第9晶體管相互構(gòu)成電流反 射鏡電路。
4.根據(jù)權(quán)利要求1至3中任意一項所述的運算放大電路，其特征在于， 上述第5以及第6晶體管與上述第2以及第3晶體管的信道類型相同。
全文摘要
本發(fā)明提供一種電流波動較小的運算放大電路。該運算放大電路具備差動放大電路部(10-1)和輸出電路部(20)。差動放大電路(10-1)具備一對第1晶體管(T1a、T1b)；第2以及第3晶體管(T2、T3)，分別連接在一對第1晶體管的各電流通路上，并相互構(gòu)成電流反射鏡電路；第5晶體管(T5)，連接在第2晶體管(T2)與接地之間，并且其柵極與第2晶體管(T2)的漏極相連接；和第6晶體管(T6)，連接在第3晶體管(T3)與接地之間，并且其柵極與第3晶體管(T3)的漏極相連接。輸出電路部(20)具備第4晶體管(T4)，該第4晶體管(T4)的柵極與第2晶體管(T2)的漏極相連接，并從漏極取出放大輸出。
文檔編號H03F3/45GK101902208SQ20101018328
公開日2010年12月1日 申請日期2010年5月20日 優(yōu)先權(quán)日2009年5月28日
發(fā)明者中尾公泰 申請人:阿爾卑斯電氣株式會社