專利名稱：可提高穩(wěn)定性的輸出緩沖電路的制作方法
技術領域：
本發(fā)明涉及一種可提高穩(wěn)定性的輸出緩沖電路，尤其涉及一種通過調整運算放大器的信號輸出路徑阻抗，來提高運算放大器的相位邊限的輸出緩沖電路。
背景技術：
輸出緩沖器(Output Buffer)常用于各式電子裝置中，用來隔離信號輸入端與輸出端，以避免信號輸入端受負載影響，并增強推動負載的能力。例如，在液晶顯示裝置中，源極驅動器是通過輸出緩沖器將液晶面板上的每個像素充電至相對應的電壓水平，來驅動每個像素所對應的液晶分子。因此，輸出緩沖器的驅動能力與液晶顯示裝置的顯示質量及反應時間有很大的關系。請參考圖1，圖1是一個公知源極驅動器10的示意圖。源極驅動器10包含有移位緩存器(shift register) 11、數據栓鎖器(或稱為線緩沖器)12、數字模擬轉換器13、輸出緩沖器14及輸出開關15。其中，移位緩存器11用來根據頻率信號CLK，依序接收影像數據 DATA。當接收完對應于水平掃描線的影像數據后，數據栓鎖器12會根據時序控制器(圖未示)所產生的數據加載信號LOAD，擷取移位緩存器11中所暫存的數據，以使移位緩存器11 可繼續(xù)接收下一條水平掃描線的影像數據。接著，數字模擬轉換器13將數據栓鎖器12所儲存的數字像素數據轉換為模擬電壓，以輸出至輸出緩沖器14。輸出緩沖器14用來提供足夠的驅動能力，而輸出開關15則依序將輸出緩沖器14耦接至相對應的數據線DL，以驅動相對應的數據線DL。在圖1中，輸出緩沖器14與輸出開關15被稱為源極驅動器10的輸出緩沖電路。 詳細來說，如圖2所示，輸出緩沖器14包含有運算放大器110，而輸出開關15包含有開關 Sff,用以經由源極驅動器10的輸出墊片P與相對應數據線DL建立信號傳輸路徑。運算放大器110具有正向輸入端IN+、反向輸入端IN-及輸出端OUT。正向輸入端IN+用來接收模擬電壓；而輸出端OUT則耦接于反向輸入端IN-，形成負反饋回路。運算放大器110依據正向輸入端IN+所接收的模擬電壓，將連接于源極驅動器10的輸出墊片P的數據線DL的電壓驅動至某一電壓水平。然而，為了在不同的時間點驅動同一數據線上不同的像素，源極驅動器10必須時常地更新該模擬電壓。因此，當在更新該模擬電壓時，源極驅動器10會使開關SW呈現斷路狀態(tài)，直到預備驅動數據線DL時，才會使開關SW開啟(turned on)，以將更新后的模擬電壓輸出至相對應數據線DL。當開關SW開啟時，運算放大器110的輸出端OUT經由輸出墊片P而電性連接至數據線DL。一般來說，輸出電壓的穩(wěn)定時間主要是由相對應數據線DL的電容負載CL0AD、開關SW的導通電阻值及運算放大器110的輸出電阻值所決定。然而，公知的源極驅動器為了降低功率損耗，不斷地減小輸出緩沖器輸出級的直流電流，造成運算放大器的相位邊限不斷下降，導致穩(wěn)定時間上升。在此情形下，輸出電壓的測試取值時間也不得不往后延長，使得測試成本不斷地提高。

發(fā)明內容
本發(fā)明揭露一種可提高穩(wěn)定性的輸出緩沖電路。該輸出緩沖電路包含有運算放大器、電容負載及輸出控制單元。該運算放大器具有正輸入端、負輸入端及輸出端，該輸出端反饋耦接于該負輸入端，該運算放大器根據該正輸入端所接收的輸入電壓，產生具有相對應水平的輸出電壓至該輸出端。該輸出控制單元耦接于該運算放大器的該輸出端及該電容負載之間，用來控制該運算放大器的該輸出端與該電容負載間的電性連接，以形成信號輸出路徑，并在該信號輸出路徑形成時，調整該信號輸出路徑的阻抗大小。本發(fā)明的主要目的在于提供一種可提高穩(wěn)定性的輸出緩沖電路。本發(fā)明輸出緩沖電路通過控制運算放大器的輸出路徑阻抗大小，調整運算放大器的零點位置，以縮短穩(wěn)定時間及測試時間。因此，源極驅動器的測試成本可有效地被降低，而提升其競爭力。






圖1是一個公知源極驅動器的示意圖。 圖2是圖1的源極驅動器的一個輸出緩沖電路的示意圖, 圖3是本發(fā)明實施例一個輸出緩沖電路的示意圖。 圖4為圖3的輸出緩沖電路的信號時序圖。 圖5是本發(fā)明另一實施例一個輸出緩沖電路的示意圖。 圖6為圖5的輸出緩沖電路的信號時序圖。 圖7為本發(fā)明又一實施例一個輸出緩沖電路的示意圖。 其中，附圖標記說明如下
10 11 12
13
14
15 CLK DATA LOAD
110、31、51、71 Sff, Sffl P
DL
IN+
IN-
OUT
CLOAD
30、50、70
源極驅動器移位緩存器數據栓鎖器數字模擬轉換器輸出緩沖器輸出開關頻率信號影像數據數據加載信號運算放大器開關
輸出墊片數據線正向輸入端反向輸入端輸出端電容負載
輸出緩沖電路
32、52、72PSffl PSW6NSffl NSW6OPC、OPC1 0PC6、OPCB10PCB633、53、73LSl LSnMUXLGGND、VDDl VDDn
輸出控制單元 PMOS開關 NMOS開關 ^控制信號
控制信號產生單元水平轉換器多任務器邏輯信號電壓水平
具體實施例方式請參考圖3，圖3是本發(fā)明實施例一個輸出緩沖電路30的示意圖。輸出緩沖電路 30包含有運算放大器31、電容負載CLOAD及輸出控制單元32。運算放大器31具有正輸入端IN+、反輸入端IN-及輸出端OUT。正輸入端IN+用來接收模擬電壓；而輸出端OUT則耦接于反向輸入端IN-，形成負反饋回路。運算放大器31根據正輸入端IN+所接收的模擬電壓，產生具有相對應水平的輸出電壓至輸出端OUT。輸出控制單元32耦接于運算放大器31 的輸出端OUT及電容負載CLOAD之間，用來控制運算放大器31的輸出端OUT與電容負載 CLOAD間的電性連接，以形成信號輸出路徑，并在該信號輸出路徑形成時，調整該信號輸出路徑的阻抗大小。因此，當運算放大器31對電容負載CLOAD進行充電時，本發(fā)明實施例可通過調整其信號輸出路徑的阻抗大小，控制運算放大器的零點位置，以提高運算放大器的相位邊限。 如此一來，可使整體系統穩(wěn)定度提高，并有效降低穩(wěn)定時間和測試成本。在本發(fā)明實施例中，輸出控制單元32可包含有多個輸出開關，分別用來導通或關閉運算放大器31的輸出端OUT與電容負載CLOAD間的電性連接，以形成該信號輸出路徑， 而該信號輸出路徑的阻抗大小是由導通的開關數量決定。以圖3為例，輸出控制單元32包含有兩組CMOS傳輸閘開關，分別由PMOS開關PSWl 與NMOS開關NSWl，及PMOS開關PSW2與NMOS開關NSW2所組成，用以根據控制信號OPCl、 0PC2及其反相信號0PCB1、0PCB2進行操作。涉及CMOS傳輸閘開關的原理及操作為本領域普通技術人員所熟知，在此不多加贅述。請參考圖4，圖4為圖3中輸出緩沖電路30的信號時序圖。首先，在數據加載時相，運算放大器31接收前級電路所輸出的模擬電壓。接著，當輸出緩沖電路30欲利用運算放大器31的輸出電壓對電容負載CLOAD進行充電時(即運算放大器輸出時相)，PMOS開關PSWl、PSW2及NMOS開關NSWl、NSW2會全部開啟。此時，運算放大器31與電容負載CLOAD間的信號路徑阻抗為最小值，而使得運算放大器31可快速地對電容負載CLOAD進行充放電。當電容負載CLOAD被充電至一預設水平時(或充電一預設時間之后)，部分CMOS傳輸閘開關會關閉，例如開關NSW2及PSW2，以提高運算放大器31 與電容負載CLOAD間信號路徑的阻抗大小。如此一來，本發(fā)明實施例可通過調整信號輸出路徑的阻抗大小，來控制運算放大器的零點位置，以提高運算放大器的相位邊限，使整體系統穩(wěn)定度提高，而有效降低穩(wěn)定時間和測試成本。另外，控制信號0PC1、0PC2及其反相信號0PCB1、0PCB2是由控制信號產生單元33 產生，其在電容負載CLOAD的充放電水平達到穩(wěn)態(tài)時，例如在電容負載CLOAD被充電至一預設水平，或在運算放大器輸出時相開始后的一預設時間，調整控制信號0PC1、0PC2及其反相信號0PCB1、0PCB2的邏輯水平，以關閉部分的CMOS傳輸閘開關。請注意，在本發(fā)明實施例中，輸出控制單元32所包含的多個輸出開關是由CMOS傳輸閘開關實現，用以滿足運算放大器各種輸出電壓水平的需求。然而，在其它實施例中，每個輸出開關也可由任意形式的晶體管開關實現，例如PMOS開關、NMOS開關或雙載子晶體管開關等，而不限于此。當然，輸出控制單元32所包含的輸出開關數量也可根據實際需求進行調整，而不限于此。請參考圖5，圖5是本發(fā)明另一實施例一個輸出緩沖電路50的示意圖。相較于圖3的輸出緩沖電路30，輸出控制單元52包含有PMOS開關PSW3 PSW6及NMOS開關 NSW3 NSW6所組成的四組CMOS傳輸閘開關，其分別根據控制信號0PC3 0PC6及其反相信號0PCB3 0PCB6進行操作。請參考圖6，圖6為輸出緩沖電路50的信號時序圖。類似地，在數據加載時相，運算放大器51接收前級電路所輸出的模擬電壓。接著，當輸出緩沖電路50欲利用運算放大器51的輸出電壓對電容負載CLOAD進行充電時(即運算放大器輸出時相)，PMOS開關PSW3 PSW6及匪OS開關NSW3 NSW6會全部開啟。此時，運算放大器51與電容負載CLOAD間的信號路徑阻抗為最小值，而使得運算放大器51可對電容負載 CLOAD進行快速的充放電。當電容負載CLOAD被充電至一預設水平時(或充電一預設時間之后)，CMOS傳輸閘開關則分時分段依序關閉，以提高運算放大器51與電容負載CLOAD間信號路徑的阻抗大小。如此一來，在部分輸出開關依序關閉的過程中，運算放大器的輸出路徑上所看到的阻抗會比輸出開關全數開啟時來得大，而可增加運算放大器相位邊限，使整體系統穩(wěn)定度提高，有效降低穩(wěn)定時間和降低測試成本。另一方面，請參考圖7，圖7為本發(fā)明又一實施例一個輸出緩沖電路70的示意圖。 輸出緩沖電路70包含有運算放大器71、電容負載CLOAD及輸出控制單元72。相較于上述實施例，輸出控制單元72僅包含輸出開關SW1，用來根據控制信號0PC，導通或關閉運算放大器71的輸出端OUT與電容負載CLOAD間的電性連接，以形成信號輸出路徑。其中，控制信號OPC是由控制信號產生單元73產生，其在電容負載CLOAD的充放電水平達到穩(wěn)態(tài)時， 例如在電容負載CLOAD被充電至一預設水平，或在運算放大器輸出時相開始后的一預設時間，調整控制信號OPC的電壓水平，以控制輸出開關SWl的導通程度。如此一來，本發(fā)明實施例可通過輸出開關SWl的導通程度來調整運算放大器71的信號輸出路徑的阻抗大小。也就是說，當輸出緩沖電路70欲利用運算放大器71的輸出電壓對電容負載CLOAD 進行充電時，輸出開關SWl會完全導通，此時，運算放大器71與電容負載CLOAD間的信號路徑阻抗為最小值，而使得運算放大器71可快速地對電容負載CLOAD進行充放電。當電容負載CLOAD被充電至穩(wěn)態(tài)時，例如達到一預設水平，或充電一預設時間之后，輸出開關SWl會根據控制信號OPC的水平變化，切換至不完全導通狀態(tài)，以提高運算放大器71與電容負載 CLOAD間信號路徑的阻抗大小。一般來說，輸出開關的控制信號產生自低壓的邏輯電路，因此需要經過水平轉換器(Level Shifter)，來達到高壓組件的水平，以控制輸出開關的開啟或關閉。在本實施例中，控制信號產生單元73包含有水平轉換器LSl LSn及多任務器MUX。水平轉換器LSl LSn用來根據邏輯信號LG，產生供應電壓水平VDDl VDDn。多任務器MUX耦接于水平轉換器LSl LSn，則用來根據電容負載CLOAD的充放電水平，切換輸出供應電壓水平VDDl VDDn，以產生輸出開關SWl的控制信號0PC。其中，供應電壓水平VDDl VDDn的關系為 VDDl > VDD2 > — > VDDn > GND。在本發(fā)明實施例中，輸出開關SWl會在控制信號OPC的水平為VDDl時完全導通， 而在控制信號OPC的水平為GND時完全關閉。由于輸出開關SWl是由CMOS傳輸閘實現，因此，當控制信號OPC的水平低于供應電壓水平VDDl時，由CMOS組件的導通特性可以得知， 此時輸出開關SWl的阻抗值將高于輸出開關SWl完全導通時的阻抗值。此一阻抗值的提高將會影響運算放大器的零點產生位置，而改善運算放大器的相位邊限，并縮短輸出緩沖電路的穩(wěn)定時間。簡言之，本發(fā)明實施例是通過改變輸出開關的晶體管閘極端電壓，控制運算放大器的輸出路徑阻抗大小，以縮短輸出緩沖電路的穩(wěn)定時間。當然，此實施例的精神并不局限于所列示圖中，任何通過調整信號輸出路徑的阻抗大小而改善穩(wěn)定性的輸出緩沖電路，皆屬本發(fā)明的范圍。綜上所述，本發(fā)明輸出緩沖電路通過控制運算放大器的輸出路徑阻抗大小，調整運算放大器的零點位置，以縮短穩(wěn)定時間及測試時間。因此，源極驅動器的測試成本可有效地被降低，而提升其競爭力。以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的均等變化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權利要求
1.一種可提高穩(wěn)定性的輸出緩沖電路，其特征在于，包含有運算放大器，具有正輸入端、負輸入端及輸出端，該輸出端反饋耦接于該負輸入端，該運算放大器根據該正輸入端所接收的輸入電壓，產生具有相對應水平的輸出電壓至該輸出端；電容負載；以及輸出控制單元，耦接于該運算放大器的該輸出端及該電容負載之間，用來控制該運算放大器的該輸出端與該電容負載間的電性連接，以形成信號輸出路徑，并在該信號輸出路徑形成時，調整該信號輸出路徑的阻抗大小。
2.如權利要求1所述的輸出緩沖器電路，其特征在于，該輸出控制單元包含有多個輸出開關，分別用來導通或關閉該運算放大器的該輸出端與該電容負載間的電性連接，以形成該信號輸出路徑；其中，該多個輸出開關中導通的開關數量決定該信號輸出路徑的阻抗大小。
3.如權利要求2所述的輸出緩沖器電路，其特征在于，該多個輸出開關在該運算放大器欲輸出該輸出電壓對該電容負載進行充電時全部開啟，并在該電容負載被充電至一預設水平時部分關閉，以提高該信號輸出路徑的阻抗大小。
4.如權利要求2所述的輸出緩沖器電路，其特征在于，該多個輸出開關在該運算放大器欲輸出該輸出電壓對該電容負載進行充電時全部開啟，并在一預設時間的后部分關閉， 以提高該信號輸出路徑的阻抗大小。
5.如權利要求2所述的輸出緩沖器電路，其特征在于，該多個輸出開關的每個輸出開關是由PMOS開關、NMOS開關或CMOS傳輸閘實現。
6.如權利要求2所述的輸出緩沖器電路，其特征在于，還包含有控制信號產生單元，耦接于該多個輸出開關，用來產生該多個輸出開關的控制信號，以控制該多個輸出開關的導通數量。
7.如權利要求1所述的輸出緩沖器電路，其特征在于，該輸出控制單元包含有輸出開關，用來導通或關閉該運算放大器的該輸出端與該電容負載間的電性連接，以形成該信號輸出路徑；其中，該輸出開關的導通程度決定該信號輸出路徑的阻抗大小。
8.如權利要求7所述的輸出緩沖器電路，其特征在于，該輸出開關在該運算放大器欲輸出該輸出電壓對該電容負載進行充電時完全導通，而在該電容負載被充電至一預設水平時部分導通，以提高該信號輸出路徑的阻抗大小。
9.如權利要求7所述的輸出緩沖器電路，其特征在于，該輸出開關在該運算放大器欲輸出該輸出電壓對該電容負載進行充電時完全導通，而在該電容負載被充電至一預設水平時部分導通，以提高該信號輸出路徑的阻抗大小。
10.如權利要求7所述的輸出緩沖器電路，其特征在于，該輸出開關是PMOS開關、NMOS 開關或CMOS傳輸閘。
11.如權利要求7所述的輸出緩沖器電路，其特征在于，還包含有控制信號產生單元， 耦接于該輸出開關，用來產生該輸出開關的控制信號，以控制該輸出開關的導通程度。
12.如權利要求11所述的輸出緩沖器電路，其特征在于，該控制信號產生單元包含有多個水平轉換器，分別根據邏輯信號，產生多個供應電壓水平；以及多任務器，耦接于該多個水平轉換器，用來切換輸出該多個供應電壓水平，以產生該控制信號。
13.如權利要求1所述的輸出緩沖器電路，其特征在于，應用于顯示器驅動電路。
14.如權利要求13所述的輸出緩沖器電路，其特征在于，該顯示器驅動電路是源極驅動器。
全文摘要
可提高穩(wěn)定性的輸出緩沖電路包含有運算放大器、電容負載及輸出控制單元。該運算放大器具有正輸入端、負輸入端及輸出端。該輸出端反饋耦接于該負輸入端，該運算放大器根據該正輸入端所接收的輸入電壓，產生具有相對應水平的輸出電壓至該輸出端。該輸出控制單元耦接于該運算放大器的該輸出端及該電容負載之間，用來控制該運算放大器的該輸出端與該電容負載間的電性連接，以形成信號輸出路徑，并在該信號輸出路徑形成時，調整該信號輸出路徑的阻抗大小。
文檔編號H03K19/0175GK102195635SQ201010126909
公開日2011年9月21日 申請日期2010年3月4日 優(yōu)先權日2010年3月4日
發(fā)明者許筱妊, 郭耀鴻, 陳季廷 申請人:聯詠科技股份有限公司