專利名稱：時鐘時序校準電路、時鐘時序校準方法以及模數(shù)轉(zhuǎn)換系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時鐘時序才交準(clock timing calibration),尤其涉
及時鐘時序校準電路、時鐘時序校準方法以及模數(shù)轉(zhuǎn)換系統(tǒng)。
背景技術(shù)：
利用三角積分(delta-sigma)調(diào)變技術(shù)的三角積分模數(shù)轉(zhuǎn)換 器(Analog-to-Digital Converter, ADC)的應(yīng)用廣泛。舉例來i兌， 在無線通信收發(fā)機中應(yīng)用連續(xù)時間(continuous-time)三角積分 ADC 。圖1為傳統(tǒng)連續(xù)時間三角積分ADC 1 00的示意圖，連續(xù) 時間三角積分ADC 100包括加法器102、環(huán)3各濾波器104 (例如 積分器)、量化器 106 (例如 ADC )以及數(shù)模轉(zhuǎn)換器 (Digital-to-Analog Converter, DAC)108,其中，力口法器102將才莫 擬輸入信號A—IN與模擬反饋信號A—FB相減，環(huán)路濾波器104 對加法器102的輸出執(zhí)行噪聲整形(noise-shaping),量化器106 將環(huán)路濾波器104的輸出轉(zhuǎn)換為具有量化誤差的數(shù)字輸出信號 D—OUT， DAC 108將數(shù)字輸出信號D—OUT轉(zhuǎn)換為才莫擬反饋信號 A—FB。另外，量化器106根據(jù)量化時鐘信號CLK—1進行操作， DAC 108根據(jù)DAC時鐘信號CLK—2進行操作。
通常，傳統(tǒng)連續(xù)時間三角積分ADC 100對超量環(huán)^各延遲 (excess loop delay)有嚴才各的要求。舉例來說，量化器106在執(zhí) 行量化操作時具有內(nèi)在延遲。為了降低超量環(huán)路延遲的影響，可 在反饋環(huán)路的量化時鐘信號CLK—1與DAC時鐘信號CLK—2之 間引入 一 個時鐘周期的延遲。
圖2為另 一 傳統(tǒng)連續(xù)時間三角積分ADC的示意圖。連續(xù)時 間三角積分ADC 200概念上包括反饋延遲級20 1 ，反饋延遲級 20 1緩解上述超量環(huán)路延遲問題。反饋延遲級20 1耦接于量化器1 06的輸出與DAC 108的輸入之間。在實際操作中，通常通過 根據(jù)D AC時鐘時序?qū)⒘炕鲿r鐘時序延遲 一 個時鐘周期來實現(xiàn) 反饋延遲級201。如圖2所示，由于利用時鐘時序調(diào)整實現(xiàn)的概 念反饋延遲級201的實施，需要補償電路(例如DAC 208 )提 供反饋補償至環(huán)路濾波器104的輸出。具體的，在環(huán)路濾波器 104的輸出發(fā)送至量化器106之前，位于環(huán)路濾波器104與量化 器106之間的力口法器202提取由DAC 208產(chǎn)生的反饋補償。作 為所需補償電路的DAC 208的操作和功能為習知技術(shù)，因此省 略進 一 步的描述。
理想的，量化時鐘信號CLK—1與DAC時鐘信號CLK—2之 間的時鐘時序延遲應(yīng)等于一個周期；換句話說，由于一個周期的 延遲，量4匕時鐘信號CLK— 1的相位應(yīng)與D AC時鐘信號CLK—2 ， 的相位4史準。然而，在實際操作中，例如量化時鐘信號CLK—1 與D AC時鐘信號CLK一2 ，的時鐘時序需求使得傳統(tǒng)連續(xù)時間三 角積分ADC中的電路元件必須具有苛刻的電路性能。舉例來 說，加法器202的頻寬越高越好，DAC 108的內(nèi)在延遲越小越 好。在這種情況下，傳統(tǒng)連續(xù)時間三角積分ADC中的電路元件 的電流消庫毛4艮高。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供時鐘時序校準電路、時鐘時序校準方 法以及模數(shù)轉(zhuǎn)換系統(tǒng)。
一種時鐘時序校準電路，用于校準第一時鐘信號與第二時鐘信號之間的 相位差，所述時鐘時序校準電路包括時鐘時序調(diào)整單元，用于接收入射參 考時鐘信號并根據(jù)校準控制信號選擇性的調(diào)整接收的所述入射參考時鐘信號 以產(chǎn)生所述第一時鐘信號，其中所述入射參考時鐘信號具有預(yù)設(shè)相位與預(yù)設(shè) 頻率；以及校準控制單元，耦接于所述時鐘時序調(diào)整單元，用于檢查所述第 一時鐘信號與所述第二時鐘信號之間的相位差是否滿足預(yù)設(shè)標準，并且當所 述第一時鐘信號與所述第二時鐘信號之間的相位差不滿足所述預(yù)設(shè)標準時調(diào) 整所述校準控制信號，其中，所述預(yù)設(shè)標準用于^^查所述第一時鐘信號與所 述第二時鐘信號之間的相位差是否位于預(yù)設(shè)范圍內(nèi)，所述預(yù)設(shè)范圍相關(guān)于所述第 一時鐘信號與所述第二時鐘信號其中之一的時鐘周期。
一種時鐘時序校準方法，用于校準第一時鐘信號與第二時鐘信號之間的 一相位差，所述時鐘時序校準方法包括接收入射參考時鐘信號并根據(jù)所述 入射參考時鐘信號產(chǎn)生所述第 一 時鐘信號，其中所述入射參考時鐘信號具有
預(yù)設(shè)相位與預(yù)設(shè)頻率;檢查所述第一時鐘信號與所述第二時鐘信號之間的相 位差是否滿足預(yù)設(shè)標準；以及當所述第一時鐘信號與所述第二時鐘信號之間 的相位差不滿足所述預(yù)設(shè)標準時，調(diào)整所述入射參考時鐘信號以調(diào)整所述第 一時鐘信號的時序，其中，所述預(yù)設(shè)標準用于^r查所述第一時鐘信號與所述 第二時鐘信號之間的相位差是否位于預(yù)設(shè)范圍內(nèi)，其中所述預(yù)設(shè)范圍相關(guān)于
所述第 一時鐘信號與所述第二時鐘信號其中之一 的時鐘周期。
一種模數(shù)轉(zhuǎn)換系統(tǒng)，包括連續(xù)時間三角積分模數(shù)轉(zhuǎn)換器，包括量化器 與多個數(shù)模轉(zhuǎn)換器，其中所述量化器根據(jù)量化時鐘信號進行操作，所述多個
數(shù)模轉(zhuǎn)換器根據(jù)數(shù)模轉(zhuǎn)換時鐘信號進行操作；以及時鐘時序校準電路，耦接 于所述連續(xù)時間三角積分模數(shù)轉(zhuǎn)換器，并且校準第一時鐘信號與第二時鐘信 號之間的一相位差，其中所述第一時鐘信號與所述第二時鐘信號其中之一為 量化時鐘信號，另一個為數(shù)模轉(zhuǎn)換時鐘信號，時鐘時序校準電路包括時鐘 時序調(diào)整單元，接收入射參考時鐘信號并且根據(jù)校準控制信號選擇性地調(diào)整 所述入射參考時鐘信號以產(chǎn)生所述第 一時鐘信號，其中所述入射參考時鐘具 有預(yù)設(shè)相位與預(yù)設(shè)頻率；以及校準控制單元，耦接于所述時鐘時序調(diào)整單元， 檢查所述第一時鐘信號與所述第二時鐘信號之間的相位差是否滿足預(yù)設(shè)標 準，并且當所述第一時鐘信號與所述第二時鐘信號之間的相位差不滿足所述 預(yù)設(shè)標準時調(diào)整所述校準控制信號，其中，所述預(yù)設(shè)標準用于檢查所述第一 時鐘信號與所述第二時鐘信號之間的相位差是否位于預(yù)設(shè)范圍內(nèi)，所述預(yù)設(shè) 范圍相關(guān)于所述第 一 時鐘信號與所述第二時鐘信號的時鐘周期。
本發(fā)明所提供時鐘時序校準電路、時鐘時序校準方法以及模 數(shù)轉(zhuǎn)換系統(tǒng)可以降低傳統(tǒng)連續(xù)時間三角積分ADC中的電^各元件 的電流消庫毛。


圖1為傳統(tǒng)連續(xù)時間三角積分ADC 100的示意圖。 圖2為另 一 傳統(tǒng)連續(xù)時間三角積分ADC的示意圖。圖3為根據(jù)本發(fā)明一實施例的模數(shù)轉(zhuǎn)換系統(tǒng)的示意圖。
圖4為量化時鐘信號以及DAC時鐘信號的時序示意圖。
圖5為圖3中時鐘時序校準電路的 一 實施例的示意圖。
圖6為圖5中相位差至電壓轉(zhuǎn)換器的實施例的示意圖。
圖7為圖5中時鐘時序調(diào)整單元的實施例的示意圖。
圖8為圖7中延遲元件的實施例的示意圖。
圖9為根據(jù)本發(fā)明 一 實施例時鐘時序校準電路校準第 一 時 鐘信號與第二時鐘信號之間的相位差的時鐘時序校準方法的流
程示意圖。
具體實施例方式
在說明書及后續(xù)的權(quán)利要求當中使用了某些詞匯來指稱特 定的元件。所屬領(lǐng)域中具有通常知識者應(yīng)可理解，硬件制造商可 能會用不同的名詞來稱呼同 一個元件。本說明書及后續(xù)的權(quán)利要 求并不以名稱的差異來作為區(qū)分元件的方式，而是以元件在功能 上的差異來作為區(qū)分的準則。在通篇說明書及后續(xù)的請求項當中 所提及的"包含"為 一開放式的用語，故應(yīng)解釋成"包含但不限定 于"。以夕卜，"耦接"一 詞在此包含任何直接及間接的電氣連接手 段。因此，若文中描述第一裝置耦接于第二裝置，則代表該第一 裝置可直接電氣連接于該第二裝置，或透過其它裝置或連接手段 間接地電氣連接至該第二裝置。
為了免去在連續(xù)時間三角積分ADC中實現(xiàn)高性能電路元件 的麻煩，控制量化時鐘信號與D AC時鐘信號之間的時鐘時序延 遲小于一個周期。圖3為根據(jù)本發(fā)明一實施例的模數(shù)轉(zhuǎn)換系統(tǒng)的 示意圖。模數(shù)轉(zhuǎn)換系統(tǒng)300包括連續(xù)時間三角積分ADC 302與 時鐘時序校準電^各304。連續(xù)時間三角積分ADC 302的內(nèi)部結(jié) 構(gòu)與圖2中連續(xù)時間三角積分ADC 200的內(nèi)部結(jié)構(gòu)相似。然而， 主要的區(qū)別為，連續(xù)時間三角積分ADC 3 02中的概念反饋延遲 級303通過根據(jù)DAC時鐘時序?qū)⒘炕瘯r鐘時序延遲 一 部分周期 (例如0.2*Ts )而實現(xiàn)，其中所述 一 部分周期小于 一 個周期(例 如l*Ts)。通常，ADC環(huán)路的總共延遲需要保持在一個周期。舉例來說，若由環(huán)路濾波器104、加法器102、加法器202、量化 器 106以及 DAC 108 引起的內(nèi)部延遲的積累延遲估計為 0.2*Ts，則調(diào)整量化器106 (例如T—Quan)所利用的量化時鐘信 號CLK—Quan的時序為1.0*Ts-0.2*Ts，領(lǐng)先于DAC 108與DAC 208 (例如T—DAC )所利用的DAC時鐘信號CLK—DAC的時序。 換句話說，在將預(yù)設(shè)延遲量(例如0.2*Ts )應(yīng)用于量化時鐘信號 CLK—Quan之前，量化時鐘信號CLK—Quan的時序應(yīng)該領(lǐng)先于 DAC時鐘信號CLK—DAC的時序 一個周期(l*Ts );然而，將預(yù) 設(shè)延遲量應(yīng)用于量化時鐘信號CLK一Quan之后，量化時鐘信號 CLK—Quan的時序領(lǐng)先于DAC時鐘信號CLK—DAC的時序0.8*Ts 而不是1 *Ts。結(jié)果如圖4所示。圖4為量化時鐘信號以及DAC 時鐘信號的時序示意圖。如圖4所示，由于應(yīng)用上述預(yù)設(shè)延遲量 (例如0.2*Ts)于量化時鐘信號CLK—Quan以使得DAC時鐘信 號CLK—DAC與量化時鐘信號CLK—Quan之間的相位差實質(zhì)上成 為0.8*Ts，所以對電路元件的性能要求并不是非常苛刻，因此相 應(yīng)的降低了電流消耗。
為了獲得預(yù)期的部分周期延遲，利用具有更高時鐘速率的時 鐘源或多相位向鎖環(huán)路會需要額外的電路，額外電路會占據(jù)很大 的面積。在實施開環(huán)路(open-loop)延遲《連以通過閘延遲獲得預(yù)期 的部分周期延遲的情況下，延遲量會由于過程變動和/或溫度變
化而偏移。因此本發(fā)明^是出利用新型時鐘時序校準電^各304以確 保量化時鐘信號CLK—Quan與DAC時鐘信號CLK—DAC之間的 相位差滿足預(yù)設(shè)的標準。舉例來說，每當具有模數(shù)轉(zhuǎn)換系統(tǒng)300 的裝置開啟時，時鐘時序校準電路304校準量化時鐘信號 CLK—Quan與DAC時鐘信號CLK—DAC之間的時鐘時序延遲。
圖5為圖3中時鐘時序校準電路304的 一 實施例的示意圖。 時鐘時序校準電路304包括時鐘時序調(diào)整單元502與校準控制單 元504。時鐘時序調(diào)整單元502接收入射參考時鐘信號CLK_Ref 并根據(jù)校準控制信號S—Cal選擇性的調(diào)整已接收入射參考時鐘 信號CLK—Ref以產(chǎn)生第 一 時鐘信號CLK1 (例如量化時鐘信號 CLK—Quan )。需要注意的是，來自時鐘源(圖中未顯示)的入射參考時鐘信號CLK_Ref具有預(yù)設(shè)相位與預(yù)設(shè)頻率。校準控制 單元504耦接于時鐘時序調(diào)整單元502，校準控制單元504檢查 第 一 時鐘信號CLK—1與第二時鐘信號CLK2 (例如DAC時鐘信 號CLK—DAC )之間的相位差是否滿足預(yù)設(shè)標準，并且第 一 時鐘 信號CLK—1與第二時鐘信號CLK2之間的相位差不滿足預(yù)設(shè)標 準時調(diào)整校準控制信號S—Cal。更具體的，預(yù)設(shè)標準檢查相位差 是否落入預(yù)設(shè)范圍內(nèi)，所述預(yù)設(shè)范圍相關(guān)于第 一 時鐘信號CLK1 與第二時鐘信號CLK2其中之 一 的時鐘周期。在 一 個實施例中， 預(yù)設(shè)標準所參考的預(yù)設(shè)范圍為如上所述的預(yù)設(shè)值(1.0*丁8-0.2*丁8〕 周圍的一定范圍。如圖5所示，參考時鐘信號CLK—Ref直接作 為第二時鐘信號CLK2,并且第一時鐘信號CLK1由參考時鐘信 號CLK—Ref通過時鐘時序調(diào)整單元502而產(chǎn)生。然而，上述僅 為描述本發(fā)明，并不能用于限制本發(fā)明。例如，在另一設(shè)計中， 而從具有相同時鐘頻率的不同時鐘源得到第 一 時鐘信號CLK1 與第二時鐘信號CLK2。并且，調(diào)整所述入射參考時鐘信號以調(diào) 整所述第 一 時鐘信號的所述時序的步驟可包括調(diào)整應(yīng)用于所述 入射參考時鐘信號的 一 總延遲量以調(diào)整所述第 一 時鐘信號的所 述時序。
校準控制單元504包括相位差至電壓轉(zhuǎn)換器506,相位差至 電壓轉(zhuǎn)換器506將第一時鐘信號CLK1與第二時鐘信號CLK2之 間的相位差轉(zhuǎn)換為輸出電壓Vdlff 。圖6為圖5中相位差至電壓 轉(zhuǎn)換器506的實施例的示意圖。在此實施例中，相位差至電壓轉(zhuǎn) 換器506包括組合邏輯602與低通濾波器604。組合邏輯602具 有多個電^各元件，包括緩沖器612、非門614以及與門616，組 合邏輯602對第 一 時鐘信號CLK1與第二時鐘信號CLK2執(zhí)行預(yù) 設(shè)組合的邏輯操作，以產(chǎn)生邏輯輸出信號SL,邏輯輸出信號SL 代表(相應(yīng)于)第 一 時鐘信號CLK1與第二時鐘信號CLK2之間 的相位差。利用RC網(wǎng)絡(luò)實施低通濾波器604， RC網(wǎng)絡(luò)包括電 阻Rl與電阻R2以及電容器CI與電容器C2,低通濾波器604 對由組合邏輯602產(chǎn)生的邏輯輸出信號SL執(zhí)行低通濾波操作以 產(chǎn)生輸出電壓Vdlff。如圖5所示，校準控制單元504進一步包括校準控制信號產(chǎn) 生器50&校準控制信號產(chǎn)生器508耦接于相位至電壓轉(zhuǎn)換器506 并且根據(jù)輸出電壓Vdlff與目標電壓Vtarget產(chǎn)生校準控制信號 S—Cal。校準控制信號產(chǎn)生器508包括比較器5 1 0與計數(shù)器512。 比較器5 1 0將輸出電壓Vdlff與目標電壓Vtarget進行比較以產(chǎn)生 比較結(jié)果CR。計數(shù)器5 12耦接于比較器5 1 0并且根據(jù)比較結(jié)果 CR產(chǎn)生計數(shù)值CV作為校準控制信號S_Cal。具體的，在比較 結(jié)果指示輸出電壓Vdlff沒有達到目標電壓Vtarget時使能計數(shù)器 512的計數(shù)操作以更新計數(shù)值CV;另外，當比較結(jié)果CR指示
輸出輸出電壓Vdiff達到目標電壓V^get時禁能計數(shù)器512的計
數(shù)操作以保持計數(shù)值CV。在此實施例中，利用校準控制單元504 中的分壓器514得到預(yù)期的目標電壓Vtarget。分壓器514根據(jù)分 壓因子將參考電壓(例如電源電壓VDD )分壓以產(chǎn)生目標電壓 Vtarget ，其中所述分壓因子由第 一 時鐘信號與第二時鐘信號之間 的相位差的預(yù)設(shè)標準設(shè)定。如圖5所示，分壓器514包括多個電 阻Ra與電阻Rb，因此分壓因子等于Rb/(Ra+Rb)。以圖4中所示 時序示意圖為例，量化時鐘信號CLK—Quan與DAC時鐘信號 CLK—DAC之間的預(yù)期相位差等于0.8*Ts。因此，由于在同樣的 電源電壓VDD與接地電壓GND下操作電壓轉(zhuǎn)換器506與分壓 器514之間的相位差，所以通過配置分壓器514的分壓因子 Rb/(Ra+Rb)為0.8,可以輕易設(shè)定目標電壓Vtarget。也就是說，在
這種情況下，目標電壓VtMget等于0.8*VDD。然而需要注意的
是，利用分壓器分壓目標電壓Vtai.get僅用于描述本發(fā)明，并不能 限制本發(fā)明。換句話說，本發(fā)明的校準控制信號產(chǎn)生器508也可 利用其它方法產(chǎn)生預(yù)期的目標電壓Vtarget。
時鐘時序校準電路304為閉環(huán)路(closed-loop)控制系統(tǒng)并且 連續(xù)調(diào)整第一時鐘信號CLK1的時鐘時序直到第 一 時鐘信號 CLK1與第二時鐘信號CLK2之間的相位差滿足預(yù)設(shè)標準。更具 體的，時鐘時序調(diào)整單元502連續(xù)調(diào)整第 一 時鐘信號CLK1的時 鐘時序直到輸出電壓 Vdlff達到目標電壓 Vtarget ， 例如， Vdlff^ Vtarget。圖3中時鐘時序調(diào)整單元502的進一步描述如下。
12時序調(diào)整單元 502包括串耳關(guān)連接的多個延遲元件 702 — 1， 702—2，…，702—N，并且選擇邏輯704耦接于所有的延遲元件 702—1, 702—2，…，702一N。每個延遲元件702_1, 702—2,…，702—N 應(yīng)用預(yù)設(shè)延遲量于接收的輸入信號以產(chǎn)生輸出信號，輸入?yún)⒖紩r 鐘信號CLK—Ref至延遲元件702 — 1, 702—2,…，702—N的開頭延 遲元件702—1。選擇邏輯704根據(jù)校準控制信號S—Cal選擇延遲 元件702—1， 702—2， ...， 702—N中預(yù)設(shè)延遲元件的輸入信號作為 第 一時鐘信號CLK1。圖8為圖7中延遲元件的實施例的示意圖。在 一 個實施例中， 獨立控制延遲元件702—1, 702—2，…，702一N并且延遲元件702—1 702—2， ...， 702—N與圖8中的延遲元件具有相同的結(jié)構(gòu)。延遲單 元800包括與門802與多個緩沖器804、緩沖器806以及緩沖器 808。緩沖器804為正常緩沖器；緩沖器806由節(jié)點Sl接收的 控制信號控制，控制信號使能緩沖器806或禁能緩沖器806;緩 沖器808為正常緩沖器且沒有使能控制信號對其進行使能，因此 總是使能緩沖器808以經(jīng)由節(jié)點"下 一 個"(圖中均以next代表 下 一 個，in代表輸入，out代表輸出)將接收到的任何信號傳輸 至接下來的延遲單元。通過節(jié)點"S0"處的控制信號的合理設(shè)置， 因為與門802為時鐘閘元件，所以可以使能或禁能延遲元件800; 另外，通過節(jié)點"S1"處的控制信號的合理設(shè)置，已可以配置使能 延遲元件800將在節(jié)點"in"接收的已延遲輸入信號選擇性的經(jīng)由 節(jié)點"out"輸出至相位差至電壓轉(zhuǎn)換器506。圖9為根據(jù)本發(fā)明 一 實施例時鐘時序校準電路304校準第一 時鐘信號CLK1與第二時鐘信號CLK2之間的相位差的時鐘時序 校準方法的流程示意圖。請結(jié)合圖3與圖7來參考圖9。只要結(jié) 果相同，執(zhí)行方法的步驟不必與圖9中所示順序完全相同。時鐘 時序校準方法的步驟包括步驟900:開始；步驟902:計數(shù)器5 1 2產(chǎn)生計數(shù)值并輸出初始計數(shù)值C V作 為校準控制信號S—Cal;步驟904:選擇邏輯704根據(jù)校準控制信號S—Cal僅使能時 鐘時序調(diào)整單元502中延遲元件的開頭延遲元件702—1，借此使 得時鐘時序調(diào)整單元502應(yīng)用最小延遲時間至參考時鐘信號 CLK—Ref 。 延遲元件 702 — 1 在節(jié)點"in"接收參考時鐘信號 CLK—Ref, 并在節(jié)點"out"輸出第 一 時鐘信號CLKl;步驟906:相位差至電壓轉(zhuǎn)換器506根據(jù)第一時鐘信號CLKl 與第二時鐘信號CLK2之間的相位差產(chǎn)生輸出電壓Vdlff;步驟908:比較器510將輸出電壓Vdiff與目標電壓Vtarget 進行比較；步驟910:檢查輸出電壓Vdiff是否達到目標電壓Vtarget(例 如Vdiff^Vtarget)。若是，則繼續(xù)步驟916;否則，繼續(xù)步驟912。步驟912:計數(shù)器512持續(xù)執(zhí)行計數(shù)操作以更新計數(shù)值CV， 借此相應(yīng)調(diào)整校準控制信號S—Cal。例如，將計數(shù)值CV的值提 高一 。步驟914:選擇邏輯704根據(jù)已更新校準控制信號S—Cal進 一步使能下 一 個延遲元件，借此時鐘時序調(diào)整單元502應(yīng)用已提 高延遲時間于參看時鐘信號CLK—Ref 。配置每個已使能延遲元 件(除了最后的已使能延遲元件以外)在節(jié)點"in"接收輸入信號， 并在節(jié)點"out"將輸出信號輸出至下 一 個已使能延遲元件；另外， 配置最后的已使能延遲元件在節(jié)點"in，，接收輸入信號，并且在節(jié) 點"out"將第 一 時鐘信號CLKl輸出至相位差至電壓轉(zhuǎn)換器506。 可經(jīng)由步驟914返回步驟906。步驟916:禁能計數(shù)器512的計數(shù)操作，借此保持當前計數(shù) 值CV，以使時鐘時序調(diào)整單元502相應(yīng)于第 一時鐘信號CLKl 與第二時鐘信號CLK2之間的預(yù)期相位差應(yīng)用延遲量；步驟9 1 8 :結(jié)束。在此實施例中，時鐘時序調(diào)整單元502提供的延遲時間逐漸 提高，因此提高輸出電壓Vdlff以接近目標電壓Vtarget。具體的， 一個接一個地使能時鐘時序調(diào)整單元502中的延遲元件直到第 一時鐘信號CLK 1與第二時鐘信號CLK2之間的相位差滿足預(yù)設(shè) 標準。也就是說，當輸出電壓Vdlff達到目標電壓Vtai.get時(例如輸出電壓Vdlff大于并且非常接近于目標電壓Vtarget，或者輸出 電壓vdlff實質(zhì)上等于目標電壓Vtarget )則表示成功獲得第 一 時鐘 信號CLK1與第二時鐘信號CLK2之間的預(yù)期相位差。因為DAC性能比連續(xù)時間三角積分ADC 302的性能更重 要，因此圖5中的實施例時鐘時序調(diào)整單元502調(diào)整量化時鐘信 號CLK—Quan的時鐘時序而不是DAC時鐘信號CLK_DAC的時 鐘時序。然而，這并不意味著時鐘時序校準電路304 <義能夠通過 延遲量化時鐘信號CLK—Quan的時鐘時序而達到調(diào)節(jié)量化時鐘 信號CLK—Quan與DAC時鐘信號CLK—DAC之間的相位差的目 的。通過延遲DAC時鐘信號CLK—DAC的時鐘時序來達到調(diào)節(jié) 量化時鐘信號CLK—Quan與DAC時鐘信號CLK—DAC之間的相 位差的目的同樣遵循本發(fā)明的精神?？傊?，調(diào)整至少DAC量化 時鐘信號CLK—Duan與DAC時鐘信號CLK_DAC其中之 一 以校 準時鐘時序延遲落在本發(fā)明考慮的范圍之內(nèi)。上述的實施例僅用來例舉本發(fā)明的實施態(tài)樣，以及闡釋本發(fā) 明的技術(shù)特征，并非用來限制本發(fā)明的范疇。普通技術(shù)人員可依 據(jù)本發(fā)明的精神輕易完成的改變或均等性的安排均屬于本發(fā)明 所主張的范圍，本發(fā)明的權(quán)利范圍應(yīng)以權(quán)利要求為準。
權(quán)利要求
1.一種時鐘時序校準電路，用于校準第一時鐘信號與第二時鐘信號之間的相位差，其特征在于，所述時鐘時序校準電路包括時鐘時序調(diào)整單元，用于接收入射參考時鐘信號并根據(jù)校準控制信號選擇性的調(diào)整接收的所述入射參考時鐘信號以產(chǎn)生所述第一時鐘信號，其中所述入射參考時鐘信號具有預(yù)設(shè)相位與預(yù)設(shè)頻率；以及校準控制單元，耦接于所述時鐘時序調(diào)整單元，用于檢查所述第一時鐘信號與所述第二時鐘信號之間的相位差是否滿足預(yù)設(shè)標準，并且當所述第一時鐘信號與所述第二時鐘信號之間的相位差不滿足所述預(yù)設(shè)標準時調(diào)整所述校準控制信號，其中，所述預(yù)設(shè)標準用于檢查所述第一時鐘信號與所述第二時鐘信號之間的相位差是否位于預(yù)設(shè)范圍內(nèi)，所述預(yù)設(shè)范圍相關(guān)于所述第一時鐘信號與所述第二時鐘信號其中之一的時鐘周期。
2. 根據(jù)權(quán)利要求1所述的時鐘時序校準電路，其特征在于，所述第二時 鐘信號為所述入射參考時鐘信號。
3. 根據(jù)權(quán)利要求1所述的時鐘時序校準電路，其特征在于，所述時鐘時 序調(diào)整單元包括串耳關(guān)連接的多個延遲元件，其中所述多個延遲元件中的每一個應(yīng)用預(yù)設(shè) 延遲量于已接收輸入信號以產(chǎn)生輸出信號，以及輸出所述入射參考時鐘信號 至所述多個延遲元件的開頭延遲元件；以及選擇邏輯，耦接于所述多個延遲元件，并參考所述校準控制信號選擇預(yù) 設(shè)延遲元件的輸出信號以作為所述第 一 時鐘信號。
4. 根據(jù)權(quán)利要求1所述的時鐘時序校準電路，其特征在于，所述校準控 制單元包括相位差至電壓轉(zhuǎn)換器，將所述第一時鐘信號與所述第二時鐘信號之間的 相位差轉(zhuǎn)換為輸出電壓；以及校準控制信號產(chǎn)生器，耦接于所述相位差至電壓轉(zhuǎn)換器，并且根據(jù)所述 輸出電壓與目標電壓產(chǎn)生所述校準控制信號。
5. 根據(jù)權(quán)利要求4所述的時鐘時序校準電路，其特征在于，所述相位差 至電壓轉(zhuǎn)換器包括組合邏輯，對所述第一時鐘信號與所述第二時鐘信號執(zhí)行特定組合邏輯 操作以產(chǎn)生相應(yīng)于所述第一時鐘信號與所述第二時鐘信號之間的相位差的邏輯輸出信號；以及低通濾波器，耦接于所述組合邏輯，并且根據(jù)所述邏輯輸出信號產(chǎn)生所 述輸出電壓。
6. 根據(jù)權(quán)利要求4所述的時鐘時序校準電路，其特征在于，所述校準控 制信號產(chǎn)生器包括及計數(shù)器，耦接于所述比較器，并且根據(jù)所述比較結(jié)果產(chǎn)生計數(shù)值，所述 計數(shù)值作為所述校準控制信號。
7. 根據(jù)權(quán)利要求6所述的時鐘時序校準電路，其特征在于，當所述比較 結(jié)果指示所述輸出電壓沒有達到所述目標電壓時，使能所述計數(shù)器的計數(shù)操 作以更新所述計數(shù)值，并且當所述比較結(jié)果指示所述輸出電壓達到所述目標 電壓時禁能所述計數(shù)器的所述計數(shù)操作以保持所述計數(shù)值。
8. 根據(jù)權(quán)利要求4所述的時鐘時序校準電路，其特征在于，所述校準控 制單元進一步包括分壓器，耦接于所述校準控制信號產(chǎn)生器，并且根據(jù)分壓因子將參考電 壓分壓以產(chǎn)生所述目標電壓，其中根據(jù)所述第一時鐘信號與所述第二時鐘信 號之間的相位差設(shè)定所述分壓因子。
9. 一種時鐘時序校準方法，其特征在于，用于校準第一時鐘信號與第二 時鐘信號之間的相位差，所述時鐘時序校準方法包括接收入射參考時鐘信號并根據(jù)所述入射參考時鐘信號產(chǎn)生所述第 一 時鐘 信號，其中所述入射參考時鐘信號具有預(yù)設(shè)相位與預(yù)設(shè)頻率；檢查所述第一時鐘信號與所述第二時鐘信號之間的相位差是否滿足預(yù)設(shè) 標準；以及當所述第一時鐘信號與所述第二時鐘信號之間的相位差不滿足所述預(yù)設(shè) 標準時，調(diào)整所述入射參考時鐘信號以調(diào)整所述第一時鐘信號的時序，其中， 所述預(yù)設(shè)標準用于檢查所述第一時鐘信號與所述第二時鐘信號之間的相位差 是否位于預(yù)設(shè)范圍內(nèi)，其中所述預(yù)設(shè)范圍相關(guān)于所述第一時鐘信號與所述第 二時鐘信號其中之一 的時鐘周期。
10. 根據(jù)權(quán)利要求9所述的時鐘時序校準方法，其特征在于，所述第二 時鐘信號為所述入射參考時鐘信號。
11. 根據(jù)權(quán)利要求9所述的時鐘時序校準方法，其特征在于，調(diào)整所述 入射參考時鐘信號以調(diào)整所述第一時鐘信號的所述時序的步驟包括調(diào)整應(yīng)用于所述入射參考時鐘信號的總延遲量以調(diào)整所述第 一時鐘信號 的所述時序。
12. 根據(jù)權(quán)利要求9所述的時鐘時序校準方法，其特征在于，檢查所述 第一時鐘信號與所述第二時鐘信號之間的相位差是否滿足所述預(yù)設(shè)標準的步 驟包括將所述第一時鐘信號與所述第二時鐘信號之間的相位差轉(zhuǎn)換為輸出電 壓；以及參考所述輸出電壓與目標電壓以檢查所述第一時鐘信號與所述第二時鐘 信號之間的相位差是否滿足所述預(yù)設(shè)標準。
13. 根據(jù)權(quán)利要求12所述的時鐘時序校準方法，其特征在于，將所述第 一時鐘信號與所述第二時鐘信號之間的相位差轉(zhuǎn)換為所述輸出電壓的步驟包 括對所述第一時鐘信號與所述第二時鐘信號執(zhí)行預(yù)設(shè)組合邏輯操作以產(chǎn)生 相應(yīng)于所述第一時鐘信號與所述第二時鐘信號之間的相位差的邏輯輸出信 號；以及對所述邏輯輸出信號執(zhí)行低通濾波操作以產(chǎn)生所述輸出電壓。
14. 根據(jù)權(quán)利要求12所述的時鐘時序校準方法，其特征在于，參考所述 輸出電壓與所述目標電壓以檢查所述第一時鐘信號與所述第二時鐘信號之間 的相位差是否滿足所述預(yù)設(shè)標準的步驟包括將所述輸出電壓與所述目標電 壓進行比較以產(chǎn)生對比結(jié)果；以及利用計數(shù)器以根據(jù)所述比較結(jié)果產(chǎn)生計數(shù) 值；以及調(diào)整所述入射參考時鐘信號以調(diào)整所述第 一 時鐘信號的所述時序的步驟 包括根據(jù)所述計數(shù)值調(diào)整所述入射參考時鐘信號。
15. 根據(jù)權(quán)利要求14所述的時鐘時序校準方法，其特征在于，當所述比 較結(jié)果指示所述輸出電壓沒有達到所述目標電壓時使能所述計數(shù)器的計數(shù)操 作以更新所述計數(shù)值，并且當所述結(jié)果指示所述輸出電壓達到所述目標電壓 時禁能所述計數(shù)器的所述計數(shù)操作。
16. 根據(jù)權(quán)利要求12所述的時鐘時序校準方法，其特征在于，檢查所述第一時鐘信號與所述第二時鐘信號之間的相位差是否滿足所述預(yù)設(shè)標準的步驟進一步包括根據(jù)所述第 一 時鐘信號與所述第二時鐘信號之間的相位差的所述預(yù)設(shè)標 準設(shè)定分壓因子；以及
17. —種模數(shù)轉(zhuǎn)換系統(tǒng)，其特征在于，包括連續(xù)時間三角積分模數(shù)轉(zhuǎn)換器，包括量化器與多個數(shù)模轉(zhuǎn)換器，其中所 述量化器根據(jù)量化時鐘信號進行操作，所述多個數(shù)模轉(zhuǎn)換器根據(jù)數(shù)模轉(zhuǎn)換時 鐘信號進行操作；以及時鐘時序校準電路，耦接于所述連續(xù)時間三角積分模數(shù)轉(zhuǎn)換器，并且校 準第一時鐘信號與第二時鐘信號之間的相位差，其中所述第一時鐘信號與所 述第二時鐘信號其中之一為量化時鐘信號，另一個為數(shù)模轉(zhuǎn)換時鐘信號，時 鐘時序校準電路包括時鐘時序調(diào)整單元，接收入射參考時鐘信號并且根據(jù)校準控制信號選擇 性地調(diào)整所述入射參考時鐘信號以產(chǎn)生所述第一時鐘信號，其中所述入射參 考時鐘具有預(yù)設(shè)相位與預(yù)設(shè)頻率；以及校準控制單元，耦接于所述時鐘時序調(diào)整單元，檢查所述第一時鐘信號 與所述第二時鐘信號之間的相位差是否滿足預(yù)設(shè)標準，并且當所述第一時鐘 信號與所述第二時鐘信號之間的相位差不滿足所述預(yù)設(shè)標準時調(diào)整所述校準控制信號，其中，所述預(yù)設(shè)標準檢查所述第一時鐘信號與所述第二時鐘信號 之間的相位差是否位于預(yù)設(shè)范圍內(nèi)，所述預(yù)設(shè)范圍相關(guān)于所述第一時鐘信號 與所述第二時鐘信號的時鐘周期。
18.根據(jù)權(quán)利要求17所述的模數(shù)轉(zhuǎn)換系統(tǒng)，其特征在于，所述第一時鐘 信號為所述量化時鐘信號，所述第二時鐘信號為所述數(shù)模轉(zhuǎn)換時鐘信號。
全文摘要
一種時鐘時序校準電路、時鐘時序校準方法以及模數(shù)轉(zhuǎn)換系統(tǒng)。時鐘時序校準電路包括時鐘時序調(diào)整單元，接收入射參考時鐘信號并根據(jù)校準控制信號選擇性調(diào)整接收的入射參考時鐘信號以產(chǎn)生第一時鐘信號；校準控制單元，耦接于時鐘時序調(diào)整單元，檢查第一時鐘信號與第二時鐘信號之間相位差是否滿足預(yù)設(shè)標準，當?shù)谝粫r鐘信號與第二時鐘信號之間的相位差不滿足預(yù)設(shè)標準時調(diào)整校準控制信號。本發(fā)明提供時鐘時序校準電路、時鐘時序校準方法以及模數(shù)轉(zhuǎn)換系統(tǒng)可以降低傳統(tǒng)連續(xù)時間三角積分ADC中電路元件的電流消耗。
文檔編號H03M1/12GK101677237SQ200910177509
公開日2010年3月24日 申請日期2009年9月14日 優(yōu)先權(quán)日2008年9月16日
發(fā)明者蔡仁哲 申請人:聯(lián)發(fā)科技股份有限公司