專利名稱：編碼裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及編碼裝置和方法，更具體而言，涉及配置來降低與編碼相關(guān)聯(lián)的處理負擔并加快與編碼相關(guān)聯(lián)的處理的編碼裝置和方法。
背景技術(shù)：
近年來，作為糾錯碼，LDPC (低密度奇偶校驗)碼(R. G. Gallager,"Low-density parity-check codes," IRE Trans. Inform. Theory, vol. IT-8, pp. 21-28， Jan. 1962)已受到了注意。LDPC碼的優(yōu)點在于通過對LDPC碼的奇偶校驗矩陣設(shè)置特定的規(guī)律來實現(xiàn)碼設(shè)計，并且可以容易地配置用于利用該規(guī)律的進行編碼和解碼的電路。具體而言，已對利用具有循環(huán)結(jié)構(gòu)的規(guī)律的多種LDPC碼進行了研究。(例如，參見Y. Kou, S. Lin， M. P. C.Fossorier, "Low-density parity-check codes based on finite geometries: arediscovery and new results," IEEE Trans. Inform. Theory vol. 47， no. 7， pp.2711-2736, Nov. 2001禾口 M. Noda, "Designing a self-orthogonal quasi-cycliccode with extended minimum Hamming distance," Proc. 4th Int. Sympo. TurboCodes and Related Topics, Apr. 2006.)
長度N=pL并且信息字長為k的線性塊碼(其中碼字每循環(huán)移位p個符號就產(chǎn)生了另一個碼字)被稱作(N，K)類循環(huán)碼。(例如，參見R. L.Townsend and E. J. Weldon， Jr., "Self-orthogonal quasi-cyclic codes," IEEETrans. Inform. Theory, vol. IT-13, no. 2, pp. 183-195， Apr. 1967.(下文稱作非專利文獻4))。
參考圖1，示出了二進制(12,7)類循環(huán)碼的奇偶校驗矩陣的一個示例。在圖1中示出的奇偶校驗矩陣中，通過循環(huán)地將左側(cè)緊鄰的子矩陣向下移位一行，獲得了用豎線劃分的各個6X2子矩陣。例如，第l列的第l行和第2列的第1行"1 0"被移位到第3列的第2行和第4列的第2行，
4并且第1列的第2行和第2列的第2行"1 0"被移位到第3列的第3行和第4列的第3行。從而，左側(cè)緊鄰的子矩陣被循環(huán)地向下移位一行。
非專利文獻4示出了一種編碼電路的配置，該電路從K級循環(huán)移位寄存器和連接到該寄存器的兩個或更多個XOR電路順序輸出奇偶位。日本專利No. 4045872 (下文稱作專利文獻1)示出了一種用于通過重復利用p個生成多項式來對系統(tǒng)碼編碼的方法，作為用于類循環(huán)碼的另一種編碼方法。
專利文獻1中描述的編碼方法是基于下述屬性的每個碼字是利用具
有不同階數(shù)p個生成多項式和多項式/的積之和表達的。即，給定的碼多
項式c(x)可用下式(1)表達p一1
c(x〉-!Egj(x)qj(xP) …(1)
在式(1)中，qj(/)是/的多項式，gj(x)是作為碼多項式的生成多項式，該碼多項式具有在次數(shù)(degree)滿足deg(g」(x))模p=j的情況下的最小次數(shù)。
令信息符號行為[aoa卜..ajd],奇偶符號行為[r。 n ... w^],并且分別用下式來定義信息符號a(x)和奇偶符號r(x):
k-1
a(x)= ￡ ajxK—1—」 .(2)
j=o
n—k一1
r(x)= ￡ nxN—KH-J - ' ■ (3)j=o
這樣，可以將經(jīng)系統(tǒng)編碼的符號行[ao ai ... aw ro ri ... rw^]寫為碼多項式c(x) = a(X)xN—Kr(x)。因此，對于編碼，可獲得滿足下面的式(4)的奇偶多項式
r(x)=a(x〉xN-K-Pigj(x)qj(xp)…'(4〉
如果奇偶校驗矩陣是圖1所示的類循環(huán)碼，則兩個生成多項式可以
是
go(x) = x6 + x3 + Xg"x) = x5 + x4 + x3 + 1
圖2示出了滿足上述兩個生成多項式的奇偶生成電路的示例性配置。圖2中示出的奇偶生成電路10具有輸入端子11、 12，觸發(fā)器13至17，輸 出端子18、 19， AND (與)電路20、 21和加法器22至24。
對于圖2中示出的奇偶生成電路10，信息位ai、 a3、 a5、 0、 0、 0在 輸入端子ll處被順序輸入，而信息位a。、 a2、 84、 a6、 0、 0在輸入端子12 處被順序輸入。奇偶位ro、 r2、 r4從輸出端子18順序輸出，而奇偶位n、 r3 從輸出端子19處順序輸出。
在執(zhí)行編碼前，奇偶生成電路IO將所有觸發(fā)器13至17初始化為零。 信息位以二比特為單元、并且在添加奇偶位的數(shù)目個零的情況下被輸入， 在此期間，控制信號保持為l。
在信息位全被輸入到了奇偶生成電路10后，在控制信號為零的情況 下奇偶位被順序輸出到觸發(fā)器13至17。在來自觸發(fā)器13至17的高位的 反饋中，生成多項式的系數(shù)對應于1的位置。
圖3示意性地示出了配置來以p個符號為基礎(chǔ)執(zhí)行并行處理的奇偶生 成電路。圖3還示意性地示出了圖2中的奇偶生成電路10。圖3中示出的 奇偶生成電路50配置有(N-K)級寄存器51和組合電路52。
圖3中示出的奇偶生成電路50的組合電路52配置來從(N-K)級寄存器 51的高p個符號順序獲得qj(/)的系數(shù)，并且從寄存器輸出和新的p個信 息符號減去通過將這p個系數(shù)乘以生成多項式獲得的值，從而將相減結(jié)果 用于下一個寄存器輸入值。
為了在由上述一級組合電路52配置的奇偶生成電路50中以更高速度 執(zhí)行編碼，作為一種手段可以增大該電路的工作時鐘。然而，在系統(tǒng)上難 以將工作時鐘增大到例如高于400MHz。
因此，為了高速執(zhí)行編碼，可以考慮這樣的配置以p的倍數(shù)個符號 為單位來執(zhí)行并行處理。例如，可以通過堆積兩個如圖2所示以p個符號 為單位執(zhí)行處理的奇偶生成電路，來實現(xiàn)用于以2p個符號為單位執(zhí)行并 行處理的編碼電路。
圖4示出了以4個比特為單位來執(zhí)行圖2中示出的奇偶生成電路10中 的2級組合電路的并行處理的奇偶生成電路100。圖4中示出的奇偶生成 電路IOO配置有輸入端子101至104、觸發(fā)器105至109、輸出端子IIO至113、 AND (與)電路114至117和加法器118至127。
對于圖4中示出的奇偶生成電路100，信息位a3、 0、 0在輸入端子 101處被順序輸入，信息位ao、 34、 0在輸入端子102處被順序輸入，信息 位A、 a5、 O在輸入端子103處被順序輸入，信息位a2、 &、 0在輸入端子 104處被順序輸入。奇偶位ro、 r4從輸出端子IIO輸出，奇偶位n從輸出端 子111輸出，奇偶位r2從輸出端子112輸出，奇偶位r3從輸出端子113輸 出。
在執(zhí)行編碼前，奇偶生成電路IOO將所有觸發(fā)器105至109初始化為 零。信息位以4比特為單元、并且在添加奇偶位的數(shù)目個零的情況下被輸 入，在此期間，控制信號保持為l。
在信息位已全被輸入到了奇偶生成電路100時，在控制信號為零的情 況下奇偶位被順序輸出到觸發(fā)器105至109。
圖5示意性地示出了利用p個生成多項式來以2p個符號為單位執(zhí)行圖 3中示出的奇偶生成電路50中的2級組合電路52的并行處理的奇偶生成 電路150。圖5中示出的奇偶生成電路150配置有(N-K)級寄存器151、組 合電路152和組合電路153。
這兩個連接的組合電路152和153與圖3中示出的組合電路52在配置 上相同。第一級組合電路152從(N-K)級寄存器151的高p個符號順序獲得 qi(xP)的系數(shù)。第二級組合電路153第一級組合電路152的輸出中的高p個 符號順序獲得qj(xP)的系數(shù)。
因此，在獲得了從寄存器的輸出減去通過在第一級組合電路152中將 p個系數(shù)與生成多項式相乘獲得的值得到的結(jié)果的高p個符號后，進一步 將第二級p個系數(shù)與生成多項式相乘。因為第二級操作是利用第一級操作 的結(jié)果開始的，所以等待第一級的操作結(jié)果導致了延遲，最終導致了較大 的延遲。

發(fā)明內(nèi)容
如上所述，增大編碼速度可能要求增大電路的工作時鐘。然而，就電 路配置來說難以增大電路的工作時鐘。為了克服該問題，可以考慮這樣一種方法以p的倍數(shù)個符號為單位來執(zhí)行并行處理(作為多級配置來執(zhí)行 處理)。然而，在這種配置中，后級處理在前級處理之后被執(zhí)行，隨著級 數(shù)增加，使得產(chǎn)生的延遲被累積，從而難以加速處理。
因此，本實施例解決了與相關(guān)方法和裝置相關(guān)聯(lián)的上述和其他問題， 并且，通過提供能加速編碼處理的編碼裝置和方法解決要解決的問題。
在實現(xiàn)本發(fā)明的實施例時，提供了一種編碼裝置，該編碼裝置對其中 給定的碼字被循環(huán)移位p個符號得到另一個碼字的類循環(huán)碼進行處理。在
該編碼裝置中，以mp (p的倍數(shù))個符號為單位執(zhí)行并行處理；利用mp 個生成多項式；以及生成多項式gj(x)被選擇為使得x的次數(shù)deg(gi(x))的系
數(shù)對于次數(shù)比其低的所有g(shù)i(X)變?yōu)榱?，并且這些生成多項式gj(X)在其中被
組合的電路被彼此連接。
在上述編碼裝置中，生成多項式gj(X)在其中被組合的電路被連接為使 得在各個生成多項式中生成多項式的較高次數(shù)不彼此重疊。
在實現(xiàn)本發(fā)明的另一個實施例時，提供了一種編碼方法，該編碼方法 用于對其中給定的碼字被循環(huán)移位p個符號得到另一個碼字的類循環(huán)碼進 行處理的編碼裝置。在上述編碼方法中，以mp (p的倍數(shù))個符號為單位 執(zhí)行并行處理；利用mp個生成多項式；以及生成多項式gj(x)被選擇為使 得x的次數(shù)deg(gi(x))的系數(shù)對于次數(shù)比其低的所有g(shù)i(x)變?yōu)榱悖⑶以谙?述電路中執(zhí)行編碼在所述電路中這些生成多項式gj(X)在其中被組合的電 路被彼此連接。
在上述編碼裝置和編碼方法中，在對其中給定的碼字被循環(huán)移位p個 符號得到另一個碼字的類循環(huán)碼的編碼中，以mp (p的倍數(shù))個符號為單 位執(zhí)行并行處理，利用mp個生成多項式，以及生成多項式gj(x)被選擇為 使得x的次數(shù)deg(gi(x))的系數(shù)對于次數(shù)比其低的所有g(shù)i(x)變?yōu)榱?，并且這
些生成多項式gj(X)在其中被組合的電路被彼此連接。
在實現(xiàn)本發(fā)明的另一個實施例時，提供了一種編碼裝置。在該編碼裝 置中，作為x啤的多項式的qj(x呵)的系數(shù)是從(N-k)級寄存器的高mp個符 號順序獲得的，并且通過從由寄存器輸出和新的mp個信息符號組成的一 個值減去通過將這mp個系數(shù)與生成多項式相乘而獲得的一個值所生成的一個值被用作下一寄存器輸入值，并且qj(xmP)的系數(shù)被提供給多個級中的
組合電路。
在實現(xiàn)本發(fā)明的另一個實施例中，提供了一種用于(N，K)類循環(huán)碼中使 用的編碼裝置的編碼方法。在該編碼方法中，作為x"^的多項式的qj(x"^) 的系數(shù)是從(N-k)級寄存器的高mp個符號順序獲得的，并且通過從由寄存 器輸出和新的mp個信息符號組成的一個值減去通過將這mp個系數(shù)與生 成多項式相乘而獲得的一個值所生成的一個值被用作下一寄存器輸入值， 并且qj(x，)的系數(shù)被提供給多個級中的組合電路。
在上述編碼裝置和編碼方法中，執(zhí)行了(N，K)類循環(huán)碼的編碼，作為 xmp的多項式的qjO^P)的系數(shù)是從(N-k)級寄存器的高mp個符號順序獲得 的，并且從由寄存器輸出和新的mp個信息符號組成的一個值減去通過將 這mp個系數(shù)與生成多項式相乘而獲得的一個值，作為該相減的結(jié)果生成 的值被用作下一寄存器輸入值，并且qj(x，)的系數(shù)被提供給多個級中的組 合電路。
根據(jù)本發(fā)明的實施例，可以提高與編碼相關(guān)聯(lián)的處理的速度。


圖1是示出了奇偶校驗矩陣的圖2是示出了相關(guān)技術(shù)奇偶生成電路的示例性配置的電路圖； 圖3是示出了相關(guān)技術(shù)奇偶生成電路的示例性配置的電路圖4是示出了相關(guān)技術(shù)奇偶生成電路的示例性配置的電路圖； 圖5是示出了相關(guān)技術(shù)奇偶生成電路的示例性配置的電路圖6A和6B是用于說明對生成多項式的選擇的圖； 圖7是用于說明對生成多項式的選擇的圖8是示出了作為本發(fā)明的一個實施例實現(xiàn)的奇偶生成電路的示例性 配置的電路圖；以及
圖9是示出了作為本發(fā)明的另一個實施例實現(xiàn)的奇偶生成電路的示例 性配置的電路圖。
9
具體實施例方式
將參考附圖通過示例來詳細描述本實施例。
本發(fā)明的實施例涉及編碼裝置。在對與本發(fā)明的實施例相關(guān)聯(lián)的編碼 裝置進行描述之前，將描述與本發(fā)明的實施例相關(guān)聯(lián)的編碼。
(N,K)類循環(huán)碼(其中將給定的碼字循環(huán)移位p個符號產(chǎn)生了另一碼 字)具有這樣的屬性將給定的碼字循環(huán)移位mp個符號也產(chǎn)生了一個碼 字，其中m為整數(shù)。從而，可通過使用mp個生成多項式來利用下式 (5)來表示碼多項式c(x)。
c(x) = Z gj(x)qj(x卿)…(5)
在上述式(5)中，qj(x呵)是x的x呵多項式，并且gj(x)是具有在次數(shù) 滿足deg(gj(x))模mp=j的情況下的最小次數(shù)的碼多項式。在這里，gj(x)被 寫作生成多項式。通過這種定義，通過獲得滿足下式(6)的奇偶多項式 可以執(zhí)行對類循環(huán)碼的編碼。
r(x)=a(x)xN—K— Z gj(x)q」(x爪P〉 ■ , . (6)
具體而言，在選擇生成多項式時，gj(x)被選擇使得x的次數(shù)deg(gi(x)) 的系數(shù)對于次數(shù)比其小的所有g(shù)i(x)都變?yōu)?。例如，如果奇偶校驗矩陣是 圖l中示出的類循環(huán)矩陣，并且m二2，則如下選擇四個生成多項式
go(x) = x8 + x4 + 1
g"x) = x5 + x4 + x3 + 1
g2(X) = X6 + X3 + X
g3(X) = X7 + X4 + X2 + X + 1
這些生成多項式提供了式(7)。
生成多項式g0(X)不包括項X7、 X6、 X5， g3(X)不包括項X6、 X5， g2(X)不
包括項x5。考慮到此，可以配置圖8中示出的奇偶生成電路。在描述該奇
偶生成電路之前，將說明選擇上述四個生成多項式的方法。
如上所述，上述式(7)是在具有圖1所示的奇偶校驗矩陣的類循環(huán) 碼中m=2時導出的。對圖1中示出的奇偶校驗矩陣執(zhí)行基于行的變形得 到了圖6A中示出的矩陣H'。注意，該矩陣H'示出了右側(cè)部分矩陣(圖6A中示出的垂直線右側(cè)的部分矩陣)是單位矩陣。此外，對圖6A中示出 的垂直線左側(cè)的部分矩陣執(zhí)行諸如轉(zhuǎn)置之類的變形得到了矩陣G，例如圖 6B所示的。矩陣G—般稱作生成矩陣。
注意，圖6B中示出的矩陣G示出了左側(cè)的部分矩陣(圖6B中示出 的垂直線的左側(cè)的部分矩陣)是單位矩陣。根據(jù)該矩陣G可以選擇生成多 項式。圖7示出了矩陣G和生成多項式之間的關(guān)系。為了便于描述，對圖 7中示出的矩陣G給出了行號和列號。
每列指示配置生成多項式的次數(shù)。例如，列12的每個元素等價于配 置生成多項式的次數(shù)0 (xQ)，列11的每個元素等價于配置生成多項式的 次數(shù)1 (x1)，列10的每個元素等價于配置生成多項式的次數(shù)2
(x2)，…，并且列4的每個元素等價于配置生成多項式的次數(shù)8 (x8)。
在這里，令行7為生成多項式gl(x)，則僅保留了元素值為l的項，所 以生成多項式g"x)由以下內(nèi)容配置而成作為列12的元素的次數(shù)0
(xQ)，作為列9的元素的次數(shù)3 (x3)，作為列8的元素的次數(shù)4
(x4)，以及作為列7的元素的次數(shù)5 (x5)。因此，生成多項式g"x)變 為生成多項式gl(x)=x5+x4+x3+l。
同樣，令行6為生成多項式g2(X)，則生成多項式g2(X)由以下內(nèi)容配 置而成作為列11的元素的次數(shù)1 (一-x)，作為列9的元素的次數(shù)3
(x3)，以及作為列6的元素的次數(shù)6 (x6)。因此，生成多項式g2(x)變 為生成多項式g2(x)=X6+x3+X。
同樣，令行5為生成多項式g3(X)，則生成多項式g3(X)由以下內(nèi)容配 置而成作為列12的元素的次數(shù)0 (XQ=1)，作為列11的元素的次數(shù)1
(^-x)，作為列10的元素的次數(shù)2 (x2)，作為列8的元素的次數(shù)4 (x4),以及作為列5的元素的次數(shù)7 (x7)。因此，生成多項式g3(x)變
為生成多項式g3(x)= x7+x4+x2+x+l 。
同樣，令行4為生成多項式g0(X)，則生成多項式go(x)由以下內(nèi)容配
置而成作為列12的元素的次數(shù)0 (xQ=l)，作為列8的元素的次數(shù)4 (x4)，以及作為列4的元素的次數(shù)8 (x8)。因此，生成多項式go(x)變
為生成多項式gQ(x)=x8+x4+l 。從而，可從在奇偶校驗矩陣被變形的情況下得到的矩陣G選擇生成多 項式。即，在選擇生成多項式時，gj(x)被選擇為使得x的次數(shù)deg(gj(x))的
系數(shù)對于次數(shù)小于其的所有g(shù)j(X)都變?yōu)榱恪?br> 另外，使矩陣G的左側(cè)部分的部分矩陣變?yōu)閱挝痪仃嚳梢苑乐怪貜褪?用每個生成多項式中的較高次數(shù)(5至8)，從而使得能配置圖8中示出 的奇偶生成電路，最終加速編碼處理。
圖8示出了用于基于式(7)的生成多項式，在m=2的情況下、以4 比特為單位執(zhí)行并行處理的奇偶生成電路的配置。圖8中示出的奇偶生成 電路200配置有輸入端子201至204、觸發(fā)器205至209、輸出端子210 至213、 AND (與)電路214至127、以及加法器218至228。
在執(zhí)行編碼前，奇偶生成電路200將所有觸發(fā)器205至209初始化為 零。信息位以4比特為單元、并且在添加奇偶位的數(shù)目個零的情況下被輸 入，在此期間，控制信號保持為l。
在信息位己全被輸入到了奇偶生成電路200時，在控制信號為零的情 況下奇偶位被順序輸出到觸發(fā)器205至209。在來自觸發(fā)器205至209的 高位的反饋中，生成多項式的系數(shù)對應于1的位置。這是因為如上參考圖 6A、 6B和圖7所述，生成多項式(7)是從根據(jù)矩陣G選擇的。
在圖8中示出的奇偶生成電路200中，信息位a3、 0、 0在輸入端子 201處被順序輸入，信息位ao、 34、 0在輸入端子202處被順序輸入，信息 位a卜a5、 0在輸入端子203處被順序輸入，并且信息位a2、 &、 0在輸入 端子204處被順序輸入。奇偶位ro和r4從輸出端子210順序輸出，奇偶位 n從輸出端子211輸出，奇偶位r2從輸出端子212輸出，奇偶位&從輸出 端子213輸出。
圖8中示出的奇偶生成電路200的連接關(guān)系如下。輸入端子201將數(shù) 據(jù)提供給加法器218。來自AND電路217的數(shù)據(jù)也被提供給加法器218。 加法器218將來自AND電路217的數(shù)據(jù)和來自輸入端子201的數(shù)據(jù)相 加，將結(jié)果輸出到加法器220。來自AND電路216的數(shù)據(jù)也被提供給加法 器220。加法器220將來自AND電路216的數(shù)據(jù)和來自加法器218的數(shù)據(jù) 相加，將結(jié)果提供給加法器226。來自AND電路214的數(shù)據(jù)也被提供給加
12法器226。加法器226將來自AND電路214的數(shù)據(jù)和來自加法器220的數(shù) 據(jù)相加，將結(jié)果提供給觸發(fā)器205。
輸入端子202將數(shù)據(jù)提供給加法器225。來自AND電路215的數(shù)據(jù)也 被提供給加法器225。加法器225將來自AND電路215的數(shù)據(jù)和來自輸入 端子202的數(shù)據(jù)相加，將結(jié)果輸出到加法器227。來自AND電路214的數(shù) 據(jù)也被提供給加法器227。加法器227將來自AND電路214的數(shù)據(jù)和來自 加法器225的數(shù)據(jù)相加，將結(jié)果提供給觸發(fā)器208 。
輸入端子203將數(shù)據(jù)提供給加法器222。來自AND電路216的數(shù)據(jù)也 被提供給加法器222。加法器222將來自AND電路216的數(shù)據(jù)和來自輸入 端子203的數(shù)據(jù)相加，將結(jié)果輸出到觸發(fā)器207。
輸入端子204將數(shù)據(jù)提供給加法器221 。來自AND電路216的數(shù)據(jù)也 被提供給加法器221。加法器221將來自AND電路216的數(shù)據(jù)和來自輸入 端子204的數(shù)據(jù)相加，將結(jié)果提供給加法器224。來自AND電路215的數(shù) 據(jù)也被提供給加法器224。加法器224將來自AND電路215的數(shù)據(jù)和來自 加法器221的數(shù)據(jù)相加，將結(jié)果提供給觸發(fā)器206。
來自觸發(fā)器205的輸出被輸入到加法器219。來自AND電路217的數(shù) 據(jù)也被提供給加法器219。加法器219將來自AND電路217的數(shù)據(jù)和來自 觸發(fā)器205的數(shù)據(jù)相加，將結(jié)果輸出到加法器223。來自加法器216的數(shù) 據(jù)也被提供給加法器223。加法器223將來自AND電路216的數(shù)據(jù)和來自 加法器219的數(shù)據(jù)相加，將結(jié)果輸出到加法器228。來自AND電路214的 數(shù)據(jù)也被提供給加法器228。加法器228將來自AND電路214的數(shù)據(jù)和來 自加法器223的數(shù)據(jù)相加，將結(jié)果輸出到觸發(fā)器209。來自觸發(fā)器209的 輸出作為奇偶位被輸出，并被提供給AND電路217。
來自觸發(fā)器208的輸出作為奇偶位被輸出，并被提供給AND電路 216。來自觸發(fā)器207的輸出作為奇偶位被輸出，并被提供給AND電路 215。來自觸發(fā)器206的輸出作為奇偶位被輸出，并被提供給AND電路 214。
控制信號被提供給AND電路214至217， AND電路214至217輸出 具有與該控制信號相對應的預定定時的數(shù)據(jù)。S卩，AND電路214將數(shù)據(jù)輸出到加法器226至228, AND電路215將數(shù)據(jù)輸出到加法器224和加法器 225， AND電路216將數(shù)據(jù)輸出到加法器220至223，并且AND電路217 將數(shù)據(jù)輸出到加法器218和加法器219。
上述新穎的配置減少了延遲。將參考圖8再次對此進行描述。在圖8 中，由虛線圍起的部分表示其中對生成多項式執(zhí)行操作的部分。在圖8 中，由虛線圍起的部分從上到下表示第一級、第二級、第三級和第四級。
第一級對應于生成多項式go(x)的操作，第二級對應于生成多項式g3(X) 的操作，第三級對應于生成多項式g2(X)的操作，并且第四級對應于生成多 項式g"x)的操作。圖8中示出的奇偶生成電路200被配置為能同時獲得來 自AND電路214至217的輸出，以計算每級的生成多項式。結(jié)果，上述 新穎的配置實現(xiàn)了延遲時間被最小化的奇偶生成。
圖9示意性地示出了配置來利用2p個生成多項式、以2p個符號為基 礎(chǔ)來執(zhí)行并行處理的奇偶生成電路。圖9中示出的奇偶生成電路250配置 有(N-K)級寄存器251、組合電路252和組合電路253。為了與圖5中示 出的奇偶生成電路150相對照，在每個都執(zhí)行p個操作的組合電路252和 組合電路253中，示出了用于利用2p個生成多項式來執(zhí)行操作的組合電 路。
組合電路252被輸入以2p個符號和來自(N-K)級寄存器251的輸入。 組合電路252還被輸入以來自(N-K)級寄存器251的p個最高有效符號的寄 存器輸出。組合電路253被輸入以來自組合電路252的輸出和來自(N-K) 級寄存器251的從高p+1符號到2p符號的p個符號的寄存器輸出。
組合電路252從(N-K)級寄存器251的高p個符號順序獲得qj(x")的系 數(shù)，從由寄存器輸出和新的20個信息符號組成的值減去通過將這p個系 數(shù)乘以生成多項式獲得的值，將結(jié)果輸出到組合電路253。組合電路253 從(N-K)級寄存器251的p個符號順序獲得qj(x")的系數(shù)，從組合電路252 的輸出減去通過將這p個系數(shù)乘以生成多項式獲得的值。隨后，該相減的 結(jié)果被輸出到(N-K)級寄存器251，作為下一寄存器輸入值。從(N-K)級寄 存器251獲得的2p個符號的系數(shù)qj(x")是在組合電路252和組合電路253 中同時獲得的。結(jié)果，在組合電路252和組合電路253中可以同時執(zhí)行系數(shù)和生成多項式的乘法。
例如，由于在相關(guān)技術(shù)中用于在第二級的組合電路153中與生成多項 式相乘的系數(shù)是基于第一級的組合電路152的操作結(jié)果的，所以組合電路 152和153的連接導致了較大的延遲。然而，對于圖9中示出的實施例， 用于在與生成多項式相乘中使用的所有系數(shù)可以從寄存器輸出同時獲得， 帶來了大量減少了延遲的顯著優(yōu)點。
如上所示，在本發(fā)明的實施例中，在以mp (p的倍數(shù))個符號為單位 執(zhí)行并行處理時，配置了基于mp個生成多項式的編碼電路。隨后，每個 生成多項式gj(x)被選擇為使x的次數(shù)deg(gj(x))的系數(shù)對于次數(shù)小于其的所 有g(shù)j(x)為零。與利用p個多項式的組合電路的連接相比，該配置減少了電 路延遲，從而加速了編碼處理。
另外，在本發(fā)明的上述實施例中，己利用二進制碼作為示例進行了描 述；在二進制碼之外的情形中，乘法和減法也被包括。例如，在圖9中示 出的奇偶生成電路中，在第一級的組合電路252中也執(zhí)行了乘法和減法， 并且在第二級的組合電路253中也執(zhí)行了乘法和減法。在這些操作中，第 二級的操作不是基于第一級的操作的結(jié)果執(zhí)行的，所以可以防止由于等待 第一級中的操作結(jié)果而發(fā)生延遲。結(jié)果，在二進制碼之外的情形中，可以 以比相關(guān)技術(shù)中的速度高的速度來執(zhí)行編碼處理。
本申請包含與2008年8月26日提交給日本特許廳的日本在先專利申 請JP 2008-217004中公開的主題相關(guān)的主題，該申請的所有內(nèi)容通過引用 結(jié)合于此。
本領(lǐng)域技術(shù)人員應當理解，取決于設(shè)計需求和其他因素，各種修改、 組合、子組合和替換都可以發(fā)生，只要它們在所附權(quán)利要求書及其等同物 的范圍內(nèi)。
1權(quán)利要求
1.一種處理類循環(huán)碼的編碼裝置，在所述類循環(huán)碼中，給定的碼字被循環(huán)移位p個符號得到另一碼字，其中以mp個符號為單位執(zhí)行并行處理，其中mp是p的倍數(shù)；利用mp個生成多項式；以及所述生成多項式gj(x)被選擇為使得x的次數(shù)deg(gi(x))的系數(shù)對于次數(shù)比其低的所有g(shù)i(x)變?yōu)榱?，并且這些生成多項式gj(x)在其中被組合的電路被彼此連接。
2. 如權(quán)利要求1所述的編碼裝置，其中所述生成多項式gj(x)在其中被 組合的所述電路被連接為使得在每個所述生成多項式中所述生成多項式的 較高次數(shù)不彼此重疊。
3. —種用于處理類循環(huán)碼的編碼裝置的編碼方法，在所述類循環(huán)碼 中，給定的碼字被循環(huán)移位p個符號得到另一碼字，其中以mp個符號為單位執(zhí)行并行處理，其中mp是p的倍數(shù)； 利用mp個生成多項式；以及所述生成多項式gj(x)被選擇為使得x的次數(shù)deg(gi(x))的系數(shù)對于次數(shù) 比其低的所有g(shù)i(x)變?yōu)榱?，并且在下述電路中?zhí)行編碼在所述電路中這些生成多項式gj(X)在其中被組合的電路被彼此連接。
4. 一種(N,K)類循環(huán)碼中的編碼裝置，其中作為x^的多項式的qj(x，) 的系數(shù)是從(N-K)級寄存器的高mp個符號順序獲得的，并且通過從由寄存 器輸出和新的mp個信息符號組成的一個值減去通過將這mp個系數(shù)與生 成多項式相乘而獲得的一個值所生成的一個值被用作下一寄存器輸入值， 并且所述qj(x，)的系數(shù)被提供給具有多個級的組合電路。
5. —種用于(N,K)類循環(huán)碼中的編碼裝置的編碼方法，其中作為產(chǎn)的 多項式的qj(x，的系數(shù)是從(N-K)級寄存器的高mp個符號順序獲得的，并 且通過從由寄存器輸出和新的mp個信息符號組成的一個值減去通過將這 mp個系數(shù)與生成多項式相乘而獲得的一個值所生成的一個值被用作下一寄存器輸入值，并且所述qj(x，)的系數(shù)被提供給具有多個級的組合電路。
全文摘要
本發(fā)明提供了編碼裝置和方法。所公開的編碼裝置對類循環(huán)碼進行處理，在類循環(huán)碼中，給定的碼字被循環(huán)移位p個符號得到另一碼字，其中以mp個符號為單位執(zhí)行并行處理，其中mp是p的倍數(shù)；利用mp個生成多項式；以及所述生成多項式g_j(x)被選擇為使得x的次數(shù)deg(g_i(x))的系數(shù)對于次數(shù)比其低的所有g(shù)_i(x)變?yōu)榱?，并且這些生成多項式g_j(x)在其中被組合的電路被彼此連接。
文檔編號H03M13/11GK101662291SQ20091016847
公開日2010年3月3日 申請日期2009年8月26日 優(yōu)先權(quán)日2008年8月26日
發(fā)明者山岸弘幸 申請人:索尼株式會社