專利名稱：一種四階單環(huán)局部負(fù)反饋Sigma-Delta調(diào)制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及CMOS模數(shù)轉(zhuǎn)換器設(shè)計(jì)技術(shù)領(lǐng)域，特別涉及一種四階單環(huán)局部負(fù)反饋 Sigma-Delta調(diào)制器。
背景技術(shù)：
近年來隨著高精度模數(shù)轉(zhuǎn)換器(ADC)需求的不斷增加，以及傳統(tǒng)恩奎斯特模數(shù)轉(zhuǎn) 換器(Nyquist ADC)難以實(shí)現(xiàn)高分辨率(16bit以上)的模數(shù)轉(zhuǎn)換，使得Sigma-Delta ADC成為模數(shù)轉(zhuǎn)換器領(lǐng)域一種具有很大吸引力的設(shè)計(jì)技術(shù)。傳統(tǒng)NyquistADC的類型 主要分為逐次逼近型、積分型、快閃型及流水線型等等，這些不同類型的Nyquist ADC 由于制造工藝上的限制，使得Nyquist ADC無法實(shí)現(xiàn)高分辨率的模數(shù)轉(zhuǎn)換；另外，在 Nyquist ADC中，由于抗混疊濾波器的過渡帶很窄，使得濾波器電路的實(shí)現(xiàn)變得十分 復(fù)雜。隨著大規(guī)模集成電路設(shè)計(jì)要求小型化、低電源電壓，使得設(shè)計(jì)具有高分辨率模 數(shù)轉(zhuǎn)換器的模擬集成電路的難度加大。
為了克服上述問題，過采樣Sigma-Delta調(diào)制技術(shù)被運(yùn)用到模數(shù)轉(zhuǎn)換器中， Sigma-Delta調(diào)制器通過過采樣和噪聲整形技術(shù)將信號(hào)頻帶內(nèi)的量化噪聲調(diào)制到高頻 段，并結(jié)合數(shù)字濾波技術(shù)來實(shí)現(xiàn)高精度。圖l示出了 Sigma-Delta ADC的原理結(jié)構(gòu)框 圖，其中抗混疊濾波器101為片外配置，用于過濾帶外信號(hào)；在經(jīng)過抗混疊濾波器101 過濾后，模擬輸入信號(hào)只包含一fs/2和fs/2(fs為采樣頻率)之間的頻率成分，由于 Sigma-Delta調(diào)制器102內(nèi)的采樣頻率遠(yuǎn)高于信號(hào)帶寬，所以相對(duì)于Nyquist ADC而言， Sigma-Delta ADC對(duì)前置抗混疊濾波器101的要求不高；Sigma-Delta調(diào)制器102由積 分器、量化器和模數(shù)轉(zhuǎn)換器ADC構(gòu)成，從結(jié)構(gòu)上看是若干個(gè)調(diào)制器級(jí)聯(lián)，可以根據(jù) 不同的應(yīng)用環(huán)境，采用低階級(jí)聯(lián)結(jié)構(gòu)或單環(huán)高階級(jí)聯(lián)結(jié)構(gòu)；降采樣數(shù)字低通濾波器103 的作用是1)過濾掉Sigma-Delta調(diào)制器產(chǎn)生的高頻噪聲信號(hào)；2)將采樣頻率降至 Nyquist頻率輸出，進(jìn)而完成模數(shù)轉(zhuǎn)換功能。在實(shí)際應(yīng)用中，模擬輸入信號(hào)經(jīng)過抗混疊 濾波器101后，以高于Nyquist頻率的速率fs進(jìn)行采樣，采樣結(jié)果經(jīng)過Sigma-Delta 調(diào)制器后，產(chǎn)生一個(gè)粗糙的低精度量化結(jié)果，通過數(shù)字低通濾波器103過濾基帶之外 的噪聲，并將采樣頻率降至Nyquist頻率；Sigma-Delta調(diào)制器102的環(huán)路反饋結(jié)構(gòu)， 可以使量化噪聲信號(hào)的頻譜分布發(fā)生變化，即低頻段的噪聲信號(hào)減小，高頻段的噪聲信號(hào)增大；由于在帶寬內(nèi)信號(hào)的傳輸函數(shù)為1，因此即使是在有時(shí)鐘周期延遲的情況 下，也不會(huì)改變信號(hào)在帶寬內(nèi)的頻譜；數(shù)字低通濾波器103可以防止降采樣時(shí)發(fā)生信 號(hào)混迭現(xiàn)象，并且還可以提高信噪比，進(jìn)而提高ADC轉(zhuǎn)換器的精度。由此可見， Sigma-DeltaADC設(shè)計(jì)的關(guān)鍵技術(shù)是模擬調(diào)制器和數(shù)字低通濾波器。
目前，國外的Sigma-DeltaADC可以通過過采樣和噪聲整形技術(shù)實(shí)現(xiàn)傳統(tǒng)Nyquist ADC轉(zhuǎn)換器達(dá)不到的精度，最高精度可達(dá)24bit。這兩種技術(shù)的運(yùn)用使得實(shí)現(xiàn)高分辨 率的ADC成為可能；同時(shí)，采用多bit的量化器可以在較低的過采樣頻率下實(shí)現(xiàn)較大 的信噪比，進(jìn)而減輕運(yùn)算放大器的設(shè)計(jì)壓力。Sigma-Delta調(diào)制器分為單環(huán)結(jié)構(gòu)和級(jí)聯(lián) 結(jié)構(gòu)兩種。如圖2所示，單環(huán)結(jié)構(gòu)的Sigma-Delta調(diào)制器由一個(gè)A/D轉(zhuǎn)換器、 一個(gè)D/A 轉(zhuǎn)換器和一系列串連的積分器組成， 一階和二階的Sigma-Delta調(diào)制器都屬于單環(huán)結(jié) 構(gòu)；如圖3所示，級(jí)聯(lián)結(jié)構(gòu)的Sigma-Delta調(diào)制器由一系列的低階單環(huán)調(diào)制器級(jí)聯(lián)而成。
但是，單環(huán)結(jié)構(gòu)和級(jí)聯(lián)結(jié)構(gòu)Sigma-Delta調(diào)制器都存在著缺點(diǎn)級(jí)聯(lián)結(jié)構(gòu) Sigma-Delta調(diào)制器由于是由多個(gè)一階或二階的調(diào)制器級(jí)聯(lián)而成，因此對(duì)于每個(gè)調(diào)制器
的輸出都需要增加數(shù)字噪聲抵消邏輯，這樣一方面增加了電路開銷和設(shè)計(jì)難度，另一 方面模擬與數(shù)字增益系數(shù)的失配會(huì)導(dǎo)致對(duì)非理想因素噪聲(開關(guān)噪聲、量化噪聲等等)
更加敏感，信噪比下降較快；單環(huán)結(jié)構(gòu)Sigma-Delta調(diào)制器的穩(wěn)定性較差，對(duì)于級(jí)間增 益系數(shù)需要進(jìn)行詳細(xì)地設(shè)計(jì)，才能保證系統(tǒng)穩(wěn)定與信噪比要求，增加了設(shè)計(jì)的難度。 另外，隨著CMOS工藝的不斷進(jìn)步，電路越來越復(fù)雜，如何加快驗(yàn)證產(chǎn)品以面對(duì)快速 的市場(chǎng)需求，是電子工程師面臨的最大挑戰(zhàn)，尤其是在混合信號(hào)電路設(shè)計(jì)中，傳統(tǒng)的 設(shè)計(jì)方法都是在晶體管級(jí)和邏輯門級(jí)進(jìn)行，仿真和驗(yàn)證耗費(fèi)的時(shí)間巨大。

發(fā)明內(nèi)容
為了解決現(xiàn)有Sigma-Delta調(diào)制器的電路開銷大、設(shè)計(jì)難度大、信噪比下降快及穩(wěn) 定性差等問題，本發(fā)明提供了一種四階單環(huán)局部負(fù)反饋Sigma-Delta調(diào)制器，所述調(diào)制 器包括高通濾波器和量化器，所述高通濾波器和量化器相連；所述高通濾波器，用于 過濾輸入信號(hào)中的噪聲信號(hào)，及確定輸入信號(hào)的信號(hào)傳輸函數(shù)和噪聲傳輸函數(shù)；所述 量化器，用于對(duì)經(jīng)過所述高通濾波器過濾后的輸入信號(hào)進(jìn)行量化處理。
所述高通濾波器包括第一積分器、第二積分器、第三積分器、第四積分器、第一 負(fù)反饋、第二負(fù)反饋、第一前饋、第二前饋、第三前饋、第四前饋、第一加法器和第 二加法器；所述第一積分器的同相輸入端接收經(jīng)過抗混疊濾波器過濾后的輸入信號(hào)， 所述第一積分器的反向輸入端與所述第一負(fù)反饋的輸出端相連，所述第一積分器的輸出端分別與所述第二積分器的同相輸入端和第一前饋的輸入端相連，所述第二積分器 的輸出端分別與所述第一負(fù)反饋的輸入端、第二前饋的輸入端和第三積分器的同相輸 入端相連，所述第三積分器的反向輸入端與所述第二負(fù)反饋的輸出端相連，所述第三 積分器的輸出端分別與所述第三前饋的輸入端和第四積分器的同相輸入端相連，所述 第四積分器的輸出端分別與所述第四前饋的輸入端和第二負(fù)反饋的輸入端相連，所述
第四前饋的輸出端與第二加法器的輸入端相連，所述第一前饋和第二前饋的輸出端分 別與第一加法器的輸入端相連，所述第一加法器的輸出端與第二加法器的輸入端相連，
所述第三前饋的輸出端與第二加法器的輸入端相連，所述第二加法器的輸出端與所述 量化器的輸入端相連。
所述高通濾波器為四階巴特沃茲高通濾波器。
有益效果本發(fā)明通過巴特沃斯高通濾波器，來確定Sigma-Delta調(diào)制器的噪聲傳 輸函數(shù)和信號(hào)傳輸函數(shù)，較好地抑制了帶內(nèi)噪聲，非常適用于低過采樣頻率和高精度 的模數(shù)轉(zhuǎn)換器設(shè)計(jì)；另外，利用Verilog-A硬件語言建立行為級(jí)模型，可以準(zhǔn)確地模擬 電路功能，尤其是在混合信號(hào)電路的仿真中，可以大大縮短仿真時(shí)間，提高仿真效率。


圖1是現(xiàn)有技術(shù)Sigma-DeltaADC結(jié)構(gòu)示意圖2是現(xiàn)有技術(shù)級(jí)聯(lián)Sigma-DeltaADC調(diào)制器結(jié)構(gòu)示意圖3是現(xiàn)有技術(shù)單環(huán)Sigma-DdtaADC調(diào)制器結(jié)構(gòu)示意圖4是本發(fā)明實(shí)施例四階單環(huán)局部負(fù)反饋Sigma-Delta調(diào)制器的結(jié)構(gòu)示意圖5是本發(fā)明實(shí)施例四階單環(huán)局部負(fù)反饋Sigma-Delta調(diào)制器的傳輸函數(shù)示意圖6本發(fā)明實(shí)施例加入各非理想因素的四階單環(huán)局部負(fù)反饋Sigma-Delta調(diào)制器的
信噪比和有效精度曲線圖7本發(fā)明實(shí)施例利用Matlab/Simulink仿真運(yùn)算放大器輸出的幅頻和相頻曲線示
意圖8本發(fā)明實(shí)施例利用Matlab/Simulink仿真積分器的輸入和輸出曲線示意圖； 圖9本發(fā)明實(shí)施例利用Matlab/Simulink仿真量化器的差分輸入、輸出和時(shí)鐘曲線示 意圖10本發(fā)明實(shí)施例四階單環(huán)局部負(fù)反饋Sigma-Delta調(diào)制器模型輸出的信噪比和有 效精度曲線圖。
具體實(shí)施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明實(shí)施方 式作進(jìn)一步地詳細(xì)描述。
參見圖4，本發(fā)明實(shí)施例提供了一種四階單環(huán)局部負(fù)反饋Sigma-Delta調(diào)制器，該 調(diào)制器包括高通濾波器201和量化器202，高通濾波器201和量化器202相連。高通 濾波器201，用于過濾輸入信號(hào)中的噪聲信號(hào)，及確定輸入信號(hào)的信號(hào)傳輸函數(shù)和噪 聲傳輸函數(shù)；量化器202，用于對(duì)經(jīng)過高通濾波器201過濾后的輸入信號(hào)進(jìn)行量化處 理。
其中，高通濾波器201包括第一積分器2011、第二積分器2012、第三積分器2013、 第四積分器2014、第一負(fù)反饋2015 (gl)、第二負(fù)反饋2016 (g2)、第一前饋2017 (a。、 第二前饋2018 (a2)、第三前饋2019 (a3)、第四前饋2020 (&)、第一加法器2021和 第二加法器2022。第一積分器2011的同相輸入端接收經(jīng)過抗混疊濾波器過濾后的輸 入信號(hào)，第一積分器2011的反向輸入端與第一負(fù)反饋2015的輸出端相連，第一積分 器2011的輸出端分別與第二積分器2012的同相輸入端和第一前饋2017的輸入端相 連，第二積分器2012的輸出端分別與第一負(fù)反饋2015的輸入端、第二前饋2018的輸 入端和第三積分器2013的同相輸入端相連，第三積分器2013的反向輸入端與第二負(fù) 反饋2016的輸出端相連，第三積分器2013的輸出端分別與第三前饋2019的輸入端和 第四積分器2014的同相輸入端相連，第四積分器2014的輸出端分別與第四前饋2020 的輸入端和第二負(fù)反饋2016的輸入端相連，第四前饋2020的輸出端與第二加法器 2022的輸入端相連，第一前饋2017和第二前饋2018的輸出端分別與第一加法器2021 的輸入端相連，第一加法器2021的輸出端與第二加法器2022的輸入端相連，第三前 饋2019的輸出端與第二加法器2022的輸入端相連，第二加法器2022的輸出端與量化 器202的輸入端相連。在本實(shí)施例中，高通濾波器201為巴特沃茲高通濾波器。圖5 示出了四階單環(huán)局部負(fù)反饋Sigma-Delta調(diào)制器的傳輸函數(shù)，其中輸入信號(hào)為X，輸出 信號(hào)為Y， E為量化噪聲，虛線框部分為巴特沃茲高通濾波器的噪聲傳輸函數(shù) (NTF)/f(Z')。
助=裕c,i i i (1)
J一(i+狄爭(zhēng)朋q^2) (i+狄^xi+朋^2) (l+gO (l+朋^2)
其中，z'= z-1 為積分器的傳輸函數(shù)。
1-z-1
6由圖5所示的傳輸函數(shù)，可以得出
X+ (X-Y) H+E=Y (2) 當(dāng)量化噪聲E為O時(shí)，由公式(2)可以得出信號(hào)的傳輸函數(shù)STF為:
當(dāng)輸入信號(hào)X為O時(shí)，由公式(2)可以得出噪聲傳輸函數(shù)NTF為
ATf=r， 1 ~ (Z2-2Z + 1.003)(Z2-2Z + 1.001) (4) —五一 l + H ~ Z4 - 1.471Z3 +U78Z2 -0.436Z +0.0678
在本實(shí)施例中，巴特沃茲高通濾波器由4階巴特沃茲低通濾波器通過標(biāo)準(zhǔn)雙線性 法變換得到，以Sigma-Delta調(diào)制器中積分器的運(yùn)放的單位增益帶寬(單位增益帶寬可 取Nyquist采樣率的5至10倍)作為低通濾波器的3dB截止頻率，采樣頻率為過采樣 時(shí)鐘頻率，以此作為噪聲傳輸函數(shù)NTF的原型；通過調(diào)整NTF的零點(diǎn)來優(yōu)化帶內(nèi)噪 聲，將得到的NTF中的各個(gè)系數(shù)代入到Matlab中進(jìn)行時(shí)域仿真并調(diào)整；改變巴特沃 茲低通濾波器3dB截止頻率，即積分器中運(yùn)放的單位增益帶寬，重復(fù)以上兩個(gè)步驟， 直到得到穩(wěn)定的動(dòng)態(tài)范圍和帶內(nèi)信噪比。
在實(shí)際應(yīng)用中，巴特沃茲高通濾波器已被廣泛地應(yīng)用在Sigma-Delta調(diào)制器的設(shè) 計(jì)之中，采用巴特沃茲高通濾波器來實(shí)現(xiàn)噪聲傳輸函數(shù)NTF的重要原因是巴特沃茲 多項(xiàng)式的極點(diǎn)具有相對(duì)低的品質(zhì)因數(shù)，這對(duì)由輸入信號(hào)引起的振蕩不敏感，從而可以 實(shí)現(xiàn)穩(wěn)定的調(diào)制器性能。
本實(shí)施例利用Matlab/Simulink進(jìn)行計(jì)算機(jī)仿真實(shí)驗(yàn),并對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行優(yōu)化處理， 可以得到積分器增益系數(shù)q， c2， c3， C4分別為0.4, 0.3， 0.25, 0.2;前饋增益系數(shù)ap a2， a3, a4分別為2， 2.5， 2， 1.5;負(fù)反饋系數(shù)gl， g2分別為0.001， 0.02;在對(duì)本實(shí) 施例進(jìn)行計(jì)算機(jī)仿真實(shí)驗(yàn)中，加入了運(yùn)放有限增益帶寬、壓擺率、增益及開關(guān)熱噪聲、 開關(guān)非線形、時(shí)鐘jitter等非理想因素，得到的信噪比為101.5dB，滿足16bitADC轉(zhuǎn) 換器的精度要求。本實(shí)施例中，前饋增益系數(shù)apa4實(shí)現(xiàn)了噪聲傳輸函數(shù)的極點(diǎn)，使得 后級(jí)的積分器輸入中不包含大幅度的DAC的輸出，降低了積分器輸出的幅度，即降 低了對(duì)運(yùn)放擺幅的設(shè)計(jì)要求；負(fù)反饋系數(shù)^和g2實(shí)現(xiàn)了噪聲傳輸函數(shù)的共軛零點(diǎn)，從 而有效地降低了帶內(nèi)噪聲，提高了帶內(nèi)信噪比。本實(shí)施例PSD仿真結(jié)果如圖6所示。
在本實(shí)施例利用Matlab/Simulink進(jìn)行計(jì)算機(jī)仿真時(shí)，可以根據(jù)Simulink的仿真結(jié) 果來設(shè)計(jì)用于實(shí)現(xiàn)加法器功能的運(yùn)算放大器的參數(shù)，本實(shí)施例加法器的設(shè)計(jì)參數(shù)如下 增益80dB，單位增益帶寬250MHZ,壓擺率200v/us。加法器的計(jì)算機(jī)仿真結(jié)果如圖7示，仿真Verilog-A程序如下
、include "discipline.h" 、include "constants.h" 、definePI 3.1415
module opamp(vout_p，vout—n， vref， vin_p， vin一n， vspply_p, vspply一n); input vref， vspply_p， vspply—n; inout vout_p，vout—n， vin_p, vin—n;
electrical vout_p，vout__n, vref, vin_p， vin一n， vspply_p， vspply一n;
parameter real gain = 10000)
parameter real freq_unitygain = 250e6;
parameter real rin = 1000e6;
parameter real vin—offset = 0.0;
parameter real ibias = 0;
parameter real iin一max = 2e-3;
parameter real slew—rate = 200e6;
parameter real rout = 100e6;
parameter real vsoft = 0.2;
parameter real w = 0.9;
real cl;
real gm一nom;
realrl;
real vmax_in;
real vin一val;
electrical cout;analog begin
'@ (initial一step or initial一step("dc")) begin
cl = iin一max/(slew一rate);
gm_nom = 、PI * freq_unitygain * cl;
rl = gain/(2氺gm一nom);
vmax一in = iin一max/gm一nom;
end
vin一val = V(vin_p，vin_n) + vin一offset;
I(vin_p， vin一n) <+ (V(vin__p， vin—n) + vin一offset)/ rin;
I(vref， vin_p) <+ ibias;
I(vref， vin一n) <+ ibias;
I(vref， cout) <+ V(vref， cout)/100e6;
if (vin一val > vmax一in)
I(vref， cout) <+ iin一max; else if (vin—val < -vmax—in)
I(vref， cout) <+ -iin一max;
else
I(vref, cout) <+ gnuiom承vin一val; I(cout, vref) <+ ddt(cPV(cout， vref)); I(cout， vref) <+ V(cout， vref)/rl; I(vref， vout_p) <+ V(cout， vref)/rout; I(vouLp， vref) <+ V(vout_p， vref)/rout; I(vref， vout一n) <+ -V(cout， vref)/rout; I(vout一n， vref) <+ -V(vout_p， vref)/rout;if (V(vout_p) > (V(vspply_p)陽vsoft))
I(cout， vref) <+ gm__nom*(V(vout_p， vspply_p)+vsoft); else if (V(vout_p) < (V(vspply一n) + vsoft))
I(cout， vref) <+ gm—nom*(V(vout_p， vspply一n)-vsoft); V(vout_p)<+ (2*w-V(vout—n));
end endmodule
本實(shí)施例中，積分器的增益由反饋電容和輸入電容的比值來決定，積分器仿真結(jié)
果如圖8示，仿真Verilog-A程序如下 Mnclude "discipline.h" 、include "constants.h"
module switch_cap_integ_diff(vout_p， vout_n， vin_p， vin一n， vphi，vref_p，vref_n); input vin_p， vin一n， vphi，vref_p，vref_n; output vout_p， vout一n;
electrical vout__p， vout一n， vin_p， vin_n， vphi，vref_p，vref_n;
parameter real cap一in = 2p from (O:inf);
parameter real cap_fb = 2p from (O:inf);
parameter real gain=cap_in/cap—fb;
parameter real vphi一trans = 0.5;
parameter real sample_time=10n;
、defineV一TRANS 0.1
real sc—staten;
real sc—statep;
real voutn;real voutp; integer crossed; analog begin crossed = 0;
@ (畫s( V(vphi)- vphi一trans，-l, 1.0，、V一TRANS ))
crossed = 1; if (crossed) begin
sc_staten = voutn+((gain)*(V(vin_p)-V(vref_p)》； sc—statep = voutp+((gain)承(V(vin一n)隱V(vref一n))); end
else begin
voutn = sc一staten;
voutp = sc—statep;
end
V(vout_n)<+ transition(voutn，sample一time); V(vout_p)<+ transition(voutp，sample一time);
end endmodule
在實(shí)際應(yīng)用中，可以通過設(shè)置量化器中參數(shù)integer nlevel的值來設(shè)定量化器的位 數(shù)；本實(shí)施例中，設(shè)置integer nlevel=2實(shí)現(xiàn)了 lbit量化；量化開關(guān)由兩向時(shí)鐘控制， 表示一個(gè)CMOS互補(bǔ)開關(guān)。量化器的計(jì)算機(jī)仿真結(jié)果如圖9示。量化器和互補(bǔ)開關(guān)的 仿真Verilog-A程序如下"include "discipline.h" 'include "constants.h"
module quantizer(sigin_p，sigin—n， sigout_p，sigout—n);
input sigin_p，sigin_n;
output sigout_p，sigout_n;
electrical sigin_p， sigout_p，sigin—n，sigout_n;
parameter integer nlevel = 2 from;
parameter integer round: 1;
parameter real sigout一high = 1;
parameter real sigout Jow = -1;
parameter real tdel = 0 from;
parameter real trise = 2n from;
parameter real tfall = 2n from;
real sigout—val;
integer level;
real sigout一step;
real frac一of一fs;
real vadj;
analog begin
@ (initial—st印)begin
sigout一st印=(sigout—high-sigout—low),(nlevel-l); vadj = (round==l) 0 : -(sigout一step / 2); end
frac—of_fs = (V(sigin_p) - sigout Jow + vadj)
12/ (sigout一high ■ sigout一low)j if (frac_of—fs > 1) frac一of一fs =1; if (frac一of—fs < 0) frac一of一fs = 0; level = frac一of一fs * (nlevel-1); sigout_val = level * sigout一step + sigout一low; V(sigout_p) <+ transition(sigout一val， tdel， trise， tfall); V(sigout一n) <+ -V(sigout_p); end endmodule
在Sigma-Delta調(diào)制器的整體設(shè)計(jì)方面，可以在各功能模塊仿真正確的基礎(chǔ)上， 搭建整體的4階單環(huán)局部負(fù)反饋4bit調(diào)制器模型，得到的PSD輸出信噪比為98.8dB， 如圖10示。利用Hspice軟件對(duì)本實(shí)施例的Sigma-Delta調(diào)制器進(jìn)行時(shí)域和頻域仿真， 結(jié)果實(shí)現(xiàn)了精度為16bitADC的設(shè)計(jì)要求，無雜散動(dòng)態(tài)范圍(SFDR)大于98dB，信號(hào) 對(duì)噪聲失真比(SNDR)大于96dB，時(shí)鐘頻率最高19.2MHz ，過采樣頻率為32KHz， 輸入信號(hào)帶寬最大為230KHz。
本發(fā)明通過巴特沃斯高通濾波器，來確定Sigma-Delta調(diào)制器的噪聲傳輸函數(shù)和信 號(hào)傳輸函數(shù)，較好地抑制了帶內(nèi)噪聲，非常適用于低過采樣頻率和高精度的模數(shù)轉(zhuǎn)換 器設(shè)計(jì)；另外，利用利用Verilog-A硬件語言建立行為級(jí)模型，可以準(zhǔn)確地模擬電路功 能，尤其是在混合信號(hào)電路的仿真中，可以大大縮短仿真時(shí)間，提高仿真效率。
以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和 原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種四階單環(huán)局部負(fù)反饋Sigma-Delta調(diào)制器，其特征在于，所述調(diào)制器包括高通濾波器和量化器，所述高通濾波器和量化器相連；所述高通濾波器，用于過濾輸入信號(hào)中的噪聲信號(hào)，及確定輸入信號(hào)的信號(hào)傳輸函數(shù)和噪聲傳輸函數(shù)；所述量化器，用于對(duì)經(jīng)過所述高通濾波器過濾后的輸入信號(hào)進(jìn)行量化處理。
2. 如權(quán)利要求l所述的四階單環(huán)局部負(fù)反饋Sigma-Delta調(diào)制器，其特征在于，所述高通濾波器包括第一積分器、第二積分器、第三積分器、第四積分器、第一負(fù)反饋、第二負(fù)反饋、第一前饋、第二前饋、第三前饋、第四前饋、第一加法器和第二加法器；所述第一積分器的同相輸入端接收經(jīng)過抗混疊濾波器過濾后的輸入信號(hào)，所述第一積分器的反向輸入端與所述第一負(fù)反饋的輸出端相連，所述第一積分器的輸出端分別與所述第二積分器的同相輸入端和第一前饋的輸入端相連，所述第二積分器的輸出端分別與所述第一負(fù)反饋的輸入端、第二前饋的輸入端和第三積分器的同相輸入端相連，所述第三積分器的反向輸入端與所述第二負(fù)反饋的輸出端相連，所述第三積分器的輸出端分別與所述第三前饋的輸入端和第四積分器的同相輸入端相連，所述第四積分器的輸出端分別與所述第四前饋的輸入端和第二負(fù)反饋的輸入端相連，所述第四前饋的輸出端與第二加法器的輸入端相連，所述第一前饋和第二前饋的輸出端分別與第一加法器的輸入端相連，所述第一加法器的輸出端與第二加法器的輸入端相連，所述第三前饋的輸出端與第二加法器的輸入端相連，所述第二加法器的輸出端與所述量化器的輸入端相連。
3. 如權(quán)利要求1所述的四階單環(huán)局部負(fù)反饋Sigma-Delta調(diào)制器，其特征在于，所述高通濾波器為四階巴特沃茲高通濾波器。
全文摘要
本發(fā)明公開了一種四階單環(huán)局部負(fù)反饋Sigma-Delta調(diào)制器，屬于CMOS模數(shù)轉(zhuǎn)換器設(shè)計(jì)技術(shù)領(lǐng)域。所述調(diào)制器包括高通濾波器和量化器，高通濾波器和量化器相連；高通濾波器，用于過濾輸入信號(hào)中的噪聲信號(hào)，及確定輸入信號(hào)的信號(hào)傳輸函數(shù)和噪聲傳輸函數(shù)；量化器，用于對(duì)經(jīng)過高通濾波器過濾后的輸入信號(hào)進(jìn)行量化處理。本發(fā)明通過高通濾波器，來確定Sigma-Delta調(diào)制器的噪聲傳輸函數(shù)和信號(hào)傳輸函數(shù)，較好地抑制了帶內(nèi)噪聲，適用于低過采樣頻率和高精度的模數(shù)轉(zhuǎn)換器設(shè)計(jì)；另外，利用Verilog-A硬件語言建立行為級(jí)模型，可以準(zhǔn)確地模擬電路功能，尤其是在混合信號(hào)電路的仿真中，可以大大縮短仿真時(shí)間，提高仿真效率。
文檔編號(hào)H03M3/04GK101599767SQ20091008719
公開日2009年12月9日 申請(qǐng)日期2009年6月19日 優(yōu)先權(quán)日2009年6月19日
發(fā)明者周玉梅, 軍 范, 陳鋮穎 申請(qǐng)人:中國科學(xué)院微電子研究所