專利名稱：一種步進(jìn)頻率的高速頻率合成器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種步進(jìn)頻率的高速頻率合成器，更為具體地涉及一種用于步 進(jìn)頻率探地雷達(dá)的高速頻率合成器。
背景技術(shù)：
步進(jìn)頻率探地雷達(dá)的工作原理是向地下目標(biāo)發(fā)射一系列頻率順序步進(jìn)增加 的脈沖調(diào)制信號(hào)，然后接收各個(gè)頻率的回波信號(hào)，并對(duì)回波信號(hào)進(jìn)行一系列的 處理以獲得地下目標(biāo)的特性。
不同應(yīng)用目的的步進(jìn)頻率探地雷達(dá)，對(duì)于頻率掃描的范圍和頻率切換速度 具有不同的要求，但一般而言工作帶寬都屬于寬帶或超寬帶范圍。而且步進(jìn)頻 率探地雷達(dá)用于移動(dòng)平臺(tái)(如機(jī)載、車載)使用時(shí)，為了保證各個(gè)頻點(diǎn)回波信 號(hào)對(duì)應(yīng)地下目標(biāo)特性的相關(guān)性，要求發(fā)送一系列歩進(jìn)頻率掃描信號(hào)的總時(shí)間盡
量的短，也就是要求各個(gè)頻點(diǎn)切換的速度快。對(duì)于典型的應(yīng)用，如探測(cè)深度為3 米，運(yùn)動(dòng)速度為60公里/小時(shí)，頻點(diǎn)數(shù)為401個(gè)的探地雷達(dá)，所需的頻率切換時(shí) 間為2微秒?？傊?，步進(jìn)頻率探地雷達(dá)對(duì)信號(hào)源的要求是具有較大的工作帶寬 和較快的切換速度。頻率合成器是步進(jìn)頻率探地雷達(dá)的重要組件，以上的各種 要求都依賴于頻率合成器的性能。
采用鎖相環(huán)(Phase Lock Loop，簡(jiǎn)稱PLL)電路的頻率合成器，其頻率切 換速度只能達(dá)到數(shù)十微秒量級(jí)，還不能滿足步進(jìn)頻率探地雷達(dá)對(duì)頻率高速切換 的要求；采用直接數(shù)字頻率合成(Direct Digital Frequency Synthesis,簡(jiǎn)稱DDS) 的頻率合成器，具有頻率切換速度快的特點(diǎn)，可達(dá)到數(shù)十納秒量級(jí)，但是受到 目前DDS芯片技術(shù)的限制，它的工作帶寬和最高輸出頻率是有限的，目前一般 只能達(dá)到數(shù)百兆赫茲，不能滿足步進(jìn)頻率雷達(dá)對(duì)信號(hào)帶寬的要求?？傊?，傳統(tǒng)的頻率合成器方案不能同時(shí)滿足步進(jìn)頻率探地雷達(dá)對(duì)頻率合成器的頻率切換速 度和掃頻范圍的要求。
發(fā)明專利"步控頻率合成器"(申請(qǐng)?zhí)朇N98807872.4)采用PLL電路和DDS 頻率合成器相結(jié)合。如圖1所示，該步控頻率合成器由系統(tǒng)控制器、DDS頻率 合成器、濾波器和PLL電路組成。系統(tǒng)控制器控制DDS頻率合成器產(chǎn)生頻率步 進(jìn)的頻率信號(hào)，該信號(hào)經(jīng)濾波器輸出至PLL電路，PLL電路在系統(tǒng)控制器的作 用下對(duì)輸入信號(hào)進(jìn)行擴(kuò)頻產(chǎn)生最終的輸出信號(hào)。這種步控頻率合成器具有頻率 分辨率高，工作帶寬較寬和最高輸出頻率較高的優(yōu)點(diǎn)，但是受到PLL電路的限 制，它的頻率切換速度最快也只能達(dá)到數(shù)十微秒級(jí)，不能滿足步進(jìn)頻率探地雷 達(dá)對(duì)頻率合成器的頻率切換速度的要求(需要為納秒級(jí))。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是針對(duì)現(xiàn)有頻率合成器不能同時(shí)實(shí)現(xiàn)較寬的工 作帶寬和較快的切換速度的不足，提供一種具有高速頻率切換特性和寬帶頻率 掃描范圍的頻率合成器。
本發(fā)明的技術(shù)方案是 一種步進(jìn)頻率的高速頻率合成器由參考頻率源，系 統(tǒng)控制器，DDS頻率合成器，第一PLL電路、第二PLL電路，頻率選擇電路以 及正交調(diào)制器組成。DDS頻率合成器、第一PLL電路、第二PLL電路的參考頻 率輸入端均與參考頻率源相連，從參考頻率源獲取參考時(shí)鐘；系統(tǒng)控制器分別 與DDS頻率合成器、第一 PLL電路，第二 PLL電路和頻率選擇電路連接；DDS 頻率合成器輸出兩個(gè)頻率相同，相位相差90。的頻率捷變信號(hào)，接入正交調(diào)制器 的I、 Q調(diào)制輸入端；第一 PLL電路和第二 PLL電路分別接到頻率選擇電路的 輸入端，輪流產(chǎn)生頻率遞增的大步進(jìn)頻率信號(hào)輸出到頻率選擇電路；頻率選擇 電路的輸出端接到正交調(diào)制器的本振輸入端，使處于輸出頻率穩(wěn)定狀態(tài)的PLL電路與正交調(diào)制器連通。正交調(diào)制器對(duì)頻率選擇電路輸出的大步進(jìn)頻率信號(hào)和 DDS頻率合成器產(chǎn)生的小步進(jìn)頻率信號(hào)進(jìn)行混頻，輸出頻率步進(jìn)的信號(hào)。
設(shè)DDS頻率合成器重復(fù)輸出頻率捷變信號(hào)乂,/2，…,人，記/, U…丄； 第一PLL電路和第二PLL電路輪流產(chǎn)生頻率遞增的大步進(jìn)頻率信號(hào)輸出到頻率
選擇電路，頻率選擇電路的輸出為iy;,2/f,…,iv/r，記/m^iy;，2x,…,jv/:，其中/為
大步進(jìn)頻率信號(hào)的頻率步進(jìn)間隔，iV為大步進(jìn)頻率信號(hào)的頻率數(shù)；每當(dāng)DDS頻
率合成器的輸出信號(hào)頻率為厶之后，頻率選擇電路的輸出信號(hào)發(fā)生一次步進(jìn)， 即正交調(diào)制器的輸出/m+/flz)s為
i/r+/1，ix+./2,-,i./:+/ ,，
2/r+/1,2/r+/2,-,2/;+/ i，
系統(tǒng)控制器釆用FPGA(Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列) 實(shí)現(xiàn)。對(duì)于DDS芯片，只需設(shè)置其內(nèi)部相位累加器的頻率控制字K就可以改變 輸出頻率；對(duì)于PLL芯片，需要設(shè)置其內(nèi)部的參考頻率分頻比M值和可變分頻 器分頻比N值，就可以改變輸出頻率。通過(guò)查閱相關(guān)芯片的數(shù)據(jù)手冊(cè)，可以得 到對(duì)應(yīng)輸出特定頻率所需的參數(shù)值。
將以上與頻率有關(guān)的參數(shù)統(tǒng)稱為頻率控制字。FPGA片內(nèi)存儲(chǔ)器中事先存儲(chǔ)
dds的頻率控制字n…,厶，第一pll電路的頻率控制字iy;,3y;,5/,…，第二
PLL電路的頻率控制字2/;,4乂,6y:,…；FPGA將DDS頻率控制字輸出到DDS頻 率合成器，使DDS頻率合成器產(chǎn)生頻率捷變的信號(hào)H..丄；FPGA將第一 PLL 電路的頻率控制字輸出到第一PLL電路，第一PLL電路產(chǎn)生頻率步進(jìn)的大頻率
信號(hào)iy;,3/;,5/;，…；fpga將第二pll電路的頻率控制字輸出到第二pll電路，第二PLL電路產(chǎn)生頻率步進(jìn)的大頻率信號(hào)2_/:,4,,6,,...;同時(shí)FPGA產(chǎn)生兩個(gè)單脈沖信號(hào)，分別輸出到兩個(gè)PLL電路，兩個(gè)單脈沖信號(hào)的有效狀態(tài)輸出時(shí)間不同，使兩個(gè)PLL電路輪流處于輸出頻率穩(wěn)定狀態(tài)， 一起產(chǎn)生頻率遞增的大頻率信號(hào)1,，2/:，…,A^; FPGA產(chǎn)生單脈沖信號(hào)輸出到頻率選擇電路，在該單脈沖信號(hào)的作用下，頻率選擇電路輪流接通兩個(gè)PLL電路，使處于輸出頻率穩(wěn)定狀態(tài)的PLL電路與正交調(diào)制器連通。
參考頻率源采用通用恒溫晶振構(gòu)成，產(chǎn)生時(shí)鐘信號(hào)，使DDS頻率合成器和兩個(gè)PLL電路能輸出穩(wěn)定的頻率信號(hào)。
DDS頻率合成器可采用一片具有正交輸出的DDS芯片實(shí)現(xiàn)，也可采用不具有正交輸出功能的兩個(gè)獨(dú)立的DDS芯片實(shí)現(xiàn)。
第一 PLL電路和第二 PLL電路均采用通用PLL芯片實(shí)現(xiàn)。
頻率選擇電路采用高速二選一模擬開(kāi)關(guān)構(gòu)成。
為了得到連續(xù)的頻率覆蓋，要求DDS輸出帶寬必須大于等于PLL的步進(jìn)間隔,，即8^^>,。在實(shí)際應(yīng)用中，根據(jù)DDS芯片和PLL芯片的帶寬范圍決定大頻率步進(jìn)間隔X和大步進(jìn)頻率信號(hào)的頻率數(shù)iV 。
采用本發(fā)明可以達(dá)到以下技術(shù)效果-
本發(fā)明采用DDS頻率合成器和雙PLL電路相結(jié)合的方式克服現(xiàn)有技術(shù)不能同時(shí)實(shí)現(xiàn)快速頻率切換和寬帶寬的不足。利用雙PLL電路輪流提供大步進(jìn)頻率信號(hào)，保證了本發(fā)明頻率合成器具有較高的帶寬和工作頻率，利用DDS頻率合成器保證頻率分辨率和頻率切換時(shí)間。
本發(fā)明采用正交調(diào)制器將DDS頻率合成器和PLL電路的輸出信號(hào)進(jìn)行混頻，抑制了混頻產(chǎn)生的鏡像頻率，避免了繁雜的濾波器組設(shè)計(jì)，降低了硬件成本發(fā)明可以輸出連續(xù)高速切換的頻率掃描信號(hào)，在整個(gè)輸出頻率范圍內(nèi)，頻點(diǎn)的切換時(shí)間均可以控制在40納秒以內(nèi)，具有頻率信號(hào)切換時(shí)間短，精度高，工作帶寬大的特點(diǎn)。
本發(fā)明的體積小、成本低。


圖1是現(xiàn)有技術(shù)中頻率合成器的結(jié)構(gòu)示意圖；圖2是本發(fā)明所述步進(jìn)頻率的高速頻率合成器的結(jié)構(gòu)示意圖；圖3是本發(fā)明所述步進(jìn)頻率的高速頻率合成器的工作時(shí)序圖；圖4是正交調(diào)制器結(jié)構(gòu)示意圖。
具體實(shí)施例方式
以下結(jié)合附圖，對(duì)本發(fā)明作進(jìn)一步的詳細(xì)描述。
圖2是本發(fā)明所述步進(jìn)頻率的高速頻率合成器的結(jié)構(gòu)示意圖，包括參考頻率源，系統(tǒng)控制器，DDS頻率合成器，兩個(gè)PLL電路，頻率選擇電路以及正交調(diào)制器。參考頻率源和系統(tǒng)控制器分別與兩個(gè)PLL電路、DDS和頻率選擇電路相連，參考頻率源提供參考時(shí)鐘，系統(tǒng)控制器提供控制信號(hào)和控制字；DDS頻率合成器輸出兩個(gè)頻率相同，相位相差卯。的頻率捷變信號(hào)，接入正交調(diào)制器的I、 Q調(diào)制輸入端；兩個(gè)PLL電路輪流產(chǎn)生頻率遞增的大步進(jìn)頻率信號(hào)輸出到頻率選擇電路；頻率選擇電路與系統(tǒng)控制器相連，輸出端接到正交調(diào)制器的本振輸入端，在系統(tǒng)控制器的作用下，使處于輸出頻率穩(wěn)定狀態(tài)的PLL電路與正交調(diào)制器連通；正交調(diào)制器對(duì)PLL電路產(chǎn)生的大步進(jìn)頻率信號(hào)和DDS頻率合成器產(chǎn)生的小步進(jìn)頻率信號(hào)進(jìn)行混頻，輸出頻率步進(jìn)的信號(hào)。
圖3是本發(fā)明圖2所示歩進(jìn)頻率的高速頻率合成器工作的時(shí)序圖。對(duì)于具體的步進(jìn)頻率探地雷達(dá)系統(tǒng)，所需發(fā)射頻點(diǎn)的數(shù)量和頻率是固定的。在本發(fā)明工作前，各個(gè)頻點(diǎn)所需的頻率控制參數(shù)包括DDS頻率控制字第一PLL頻率控制字l/;,3X,5y:,…和第二 PLL頻率控制字2/，4_/;,6/,..寫入FPGA內(nèi)部的存儲(chǔ)器。當(dāng)系統(tǒng)工作后，F(xiàn)PGA將DDS頻率控制字輸出到DDS頻率合成器，DDS頻率合成器在頻率控制器的作用下，輸出頻率捷變信號(hào)H…，厶至正交調(diào)制器。而第一 PLL電路和第二 PLL電路分別接收FPGA輸出的頻率控制字，同時(shí)在FPGA輸出的脈沖信號(hào)的控制下，輪流處于輸出穩(wěn)定頻率狀態(tài)和頻率切換狀態(tài)。如附圖3，在t;、 rj寸段內(nèi)，第一PLL電路輸出頻率.;:，同時(shí)頻率選擇電路在FPGA輸出的單脈沖信號(hào)的作用下，選通第一 PLL電路輸出至正交調(diào)制器。
因此在該時(shí)段內(nèi)，正交調(diào)制器的輸出信號(hào)頻率為.即由/;+yi遞增到
,+厶。第二PLL電路由K時(shí)段的頻率切換狀態(tài)，轉(zhuǎn)換到z;時(shí)段的輸出穩(wěn)定頻率2.八的狀態(tài)，即進(jìn)入備用狀態(tài)。到7;時(shí)段第一PLL電路和第二PLL電路的狀態(tài)發(fā)生轉(zhuǎn)換，F(xiàn)PGA輸出到頻率選擇電路的單脈沖信號(hào)，使第二PLL電路和正交調(diào)制器連通，從而正交調(diào)制器的輸出變?yōu)?,+/^5，即由2X+y;遞增到2y:+厶，此時(shí)第一PLL電路處于頻率切換狀態(tài)。到7;時(shí)段，第一PLL電路完成頻率切換，產(chǎn)生穩(wěn)定的頻率信號(hào)3厶。在z;時(shí)段，兩個(gè)PLL電路的狀態(tài)再次轉(zhuǎn)換。依此方式，系統(tǒng)完成整個(gè)頻率范圍內(nèi)的信號(hào)產(chǎn)生和切換任務(wù)。這樣，該頻率合成器在整個(gè)頻率范圍內(nèi)頻率切換的時(shí)間就僅由頻率選擇電路的切換時(shí)間和DDS頻率合成器的切換時(shí)間決定，而避開(kāi)了 PLL電路頻率切換所需的時(shí)間。而且，目前頻率選擇電路的切換時(shí)間可達(dá)納秒量級(jí)，完全可以滿足本頻率合成器的要求。
由于現(xiàn)在FPGA的工作頻率很高，可達(dá)400MHz以上；FPGA的管腳數(shù)量很多，在硬件設(shè)計(jì)時(shí)可以將DDS頻率合成器、第一PLL電路、第二PLL電路和頻率選擇電路的控制接口分別連接在FPGA不同的管腳上，從而實(shí)現(xiàn)高速并行控制，大大減少了所花的時(shí)間。而且FPGA內(nèi)部是純粹的硬件結(jié)構(gòu)，任務(wù)執(zhí)行的流程和時(shí)間都是精確可控的。因此，采用這種方法可以實(shí)現(xiàn)具有嚴(yán)格定時(shí)關(guān)
系的高速頻率切換。
當(dāng)頻率合成器在同一X內(nèi)進(jìn)行頻率轉(zhuǎn)換時(shí)，頻率切換時(shí)間由DDS決定，可
達(dá)到數(shù)十納秒，滿足步進(jìn)頻率探地雷達(dá)的要求。當(dāng)頻率轉(zhuǎn)換超過(guò)同一/的范圍
時(shí)，必須改變PLL輸出的頻率，而此時(shí)頻率切換的時(shí)間由PLL決定，將超過(guò)數(shù)十微秒。本發(fā)明釆用雙PLL電路輪流產(chǎn)生大步進(jìn)頻率信號(hào)，消除了PLL切換時(shí)間的影響，從而使本頻率合成器在整個(gè)工作頻率范圍內(nèi)都具有較快的切換時(shí)間。由于本發(fā)明的頻率合成器輸出帶寬屬于寬帶范圍，如果采用一般的平衡混頻器，要濾除混頻產(chǎn)生的鏡像頻率，需要根據(jù)不同的頻段設(shè)計(jì)濾波器組，在工作時(shí)進(jìn)行切換。這種電路的結(jié)構(gòu)復(fù)雜，且實(shí)現(xiàn)成本高。本發(fā)明釆用正交調(diào)制器解決了這個(gè)問(wèn)題。
圖4為正交調(diào)制器的結(jié)構(gòu)示意圖，正交調(diào)制器由卯。移相器，兩個(gè)混頻器，加法器組成。在本發(fā)明中采用正交調(diào)制器進(jìn)行混頻，將PLL電路產(chǎn)生的大步進(jìn)頻率信號(hào)和DDS頻率合成器產(chǎn)生的小步進(jìn)頻率信號(hào)合成為輸出信號(hào)。
本發(fā)明的正交調(diào)制器輸出只保留了混頻器輸出的一個(gè)邊帶，抑制了另一個(gè)邊帶，使輸出信號(hào)中的鏡像頻率成份得到抑制。這種電路結(jié)構(gòu)避免了繁雜的濾波器組設(shè)計(jì)，減輕了設(shè)計(jì)難度，降低了電路成本。
綜上所述，本發(fā)明采用DDS頻率合成器和雙PLL頻率合成器相結(jié)合的方式，輸出高速連續(xù)切換的步進(jìn)頻率掃描信號(hào)，具有頻率信號(hào)切換時(shí)間短，精度高，工作帶寬大的特點(diǎn)。該頻率合成器非常適合作為步進(jìn)頻率探地雷達(dá)的信號(hào)發(fā)生器，但它的應(yīng)用不局限于此處，對(duì)于其它需要頻率高速切換的應(yīng)用場(chǎng)合也是適用的。
權(quán)利要求
1. 一種步進(jìn)頻率的高速頻率合成器，由參考頻率源，系統(tǒng)控制器，DDS頻率合成器，第一PLL電路、第二PLL電路，頻率選擇電路以及正交調(diào)制器組成；DDS頻率合成器、第一PLL電路、第二PLL電路的參考頻率輸入端均與參考頻率源相連，從參考頻率源獲取參考時(shí)鐘；系統(tǒng)控制器分別與DDS頻率合成器、第一PLL電路，第二PLL電路和頻率選擇電路連接；DDS頻率合成器在系統(tǒng)控制器的作用下輸出兩個(gè)頻率相同，相位相差90°的頻率捷變信號(hào)，接入正交調(diào)制器的I、Q調(diào)制輸入端；第一PLL電路和第二PLL電路分別接到頻率選擇電路的輸入端，在系統(tǒng)控制器的作用下輪流產(chǎn)生頻率遞增的大步進(jìn)頻率信號(hào)輸出到頻率選擇電路；頻率選擇電路的輸出端接到正交調(diào)制器的本振輸入端，在系統(tǒng)控制器的作用下使處于輸出頻率穩(wěn)定狀態(tài)的PLL電路與正交調(diào)制器連通；正交調(diào)制器對(duì)頻率選擇電路輸出的大步進(jìn)頻率信號(hào)和DDS頻率合成器產(chǎn)生的小步進(jìn)頻率信號(hào)進(jìn)行混頻，輸出頻率步進(jìn)的信號(hào)。
2. 根據(jù)權(quán)利要求1所述的步進(jìn)頻率的高速頻率合成器，其特征在于系統(tǒng)控 制器是FPGA。
3. 根據(jù)權(quán)利要求2所述的步進(jìn)頻率的高速頻率合成器，其特征在于FPGA 片內(nèi)存儲(chǔ)器中事先存儲(chǔ)DDS的頻率控制字乂,/2, ■，/ ，第一PLL電路的頻率控 制字lX,3乂,5y;,…，第二PLL電路的頻率控制字2X,4/;,6y;,…；FPGA將DDS頻率控制字輸出到DDS頻率合成器，使DDS頻率合成器產(chǎn)生頻率捷變的信號(hào) FPGA將第一 PLL電路的頻率控制字輸出到第一 PLL電路，第一 PLL電路產(chǎn)生頻率步進(jìn)的大頻率信號(hào)1/;，3X，5X,…；FPGA將第二PLL電路的頻 率控制字輸出到第二 PLL電路，第二 PLL電路產(chǎn)生頻率步進(jìn)的大頻率信號(hào)2,，4/;,6y;,…；同時(shí)FPGA產(chǎn)生兩個(gè)單脈沖信號(hào)，分別輸出到兩個(gè)Pix電路，兩個(gè)單脈沖信號(hào)的有效狀態(tài)輸出時(shí)間不同，使兩個(gè)PLL電路輪流處于輸出頻率穩(wěn)定狀態(tài)， 一起產(chǎn)生頻率遞增的大頻率信號(hào)l/:,2/:,…,A^; FPGA產(chǎn)生單脈沖信號(hào) 輸出到頻率選擇電路，在該單脈沖信號(hào)的作用下，頻率選擇電路輪流接通兩個(gè)PLL電路，使處于輸出頻率穩(wěn)定狀態(tài)的PLL電路與正交調(diào)制器連通。
4. 根據(jù)權(quán)利要求1、 2或3所述的步進(jìn)頻率的高速頻率合成器，其特征在 于DDS頻率合成器采用具有正交輸出的DDS芯片實(shí)現(xiàn)，也可以采用不具有正 交輸出功能的獨(dú)立的兩個(gè)DDS芯片實(shí)現(xiàn)。
5. 根據(jù)權(quán)利要求l、 2、 3或4所述的步進(jìn)頻率的高速頻率合成器，其特征 在于第一 PLL電路和第二 PLL電路均采用通用PLL芯片。
全文摘要
本發(fā)明提供一種具有高速頻率切換特性和寬帶頻率掃描范圍的頻率合成器。包括參考頻率源，系統(tǒng)控制器，DDS頻率合成器，兩個(gè)PLL電路，頻率選擇電路以及正交調(diào)制器。DDS頻率合成器輸出兩個(gè)頻率相同，相位相差90°的頻率捷變信號(hào)；兩個(gè)PLL電路輪流產(chǎn)生頻率遞增的大步進(jìn)頻率信號(hào)；正交調(diào)制器對(duì)PLL電路產(chǎn)生的大步進(jìn)頻率信號(hào)和DDS頻率合成器產(chǎn)生的小步進(jìn)頻率信號(hào)進(jìn)行混頻，輸出頻率步進(jìn)的信號(hào)。本發(fā)明可輸出連續(xù)高速切換的頻率掃描信號(hào)，在整個(gè)輸出頻率范圍內(nèi)，具有掃頻信號(hào)切換時(shí)間短，掃頻精度高，工作帶寬大的特點(diǎn)。
文檔編號(hào)H03L7/07GK101483433SQ20091004258
公開(kāi)日2009年7月15日 申請(qǐng)日期2009年1月22日 優(yōu)先權(quán)日2009年1月22日
發(fā)明者毅 粟, 珉 陸, 黃春琳 申請(qǐng)人:中國(guó)人民解放軍國(guó)防科學(xué)技術(shù)大學(xué)