專利名稱：一種分級(jí)放大電路及多功能數(shù)據(jù)采集卡的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種放大電路，尤其涉及一種分級(jí)處理的放大電路；本實(shí) 用新型還涉及一種數(shù)據(jù)采集電路，尤其涉及一種基于PXI或PCI總線的數(shù)據(jù)采 集電路。
背景技術(shù)：
國(guó)內(nèi)目前基于掃描模式的數(shù)據(jù)采集卡功能單一，現(xiàn)有的16位精度的多功能 卡的掃描頻率均低于lMSa/s，且在板緩存較小。隨著現(xiàn)代科學(xué)技術(shù)的迅速發(fā)展， 尤其是在航空航天、軍事領(lǐng)域，對(duì)于多功能掃描采集的采樣精度和速度要求也 越來(lái)越高。在這種情況下，開發(fā)高速高精度的多功能數(shù)據(jù)采集卡具有很好的應(yīng) 用前景。
現(xiàn)有的數(shù)據(jù)采集卡采用掃描方式來(lái)實(shí)現(xiàn)多通道模擬信號(hào)的分時(shí)采集， 一般 包括多路器信號(hào)選擇電路、放大電路、ADC轉(zhuǎn)換電路?，F(xiàn)有的數(shù)據(jù)采集卡通常采 用儀用可編程放大芯片完成信號(hào)放大，但現(xiàn)有的芯片無(wú)法同時(shí)實(shí)現(xiàn)大量程(最 大輸入范圍士10V)和高達(dá)lMHz的掃描速度，若要工作在lMHz掃描下，會(huì)嚴(yán)重 影響采集精度。同時(shí)，通常的儀用放大電路只進(jìn)行信號(hào)放大，不能實(shí)現(xiàn)信號(hào)縮 小功能。
發(fā)明內(nèi)容
本實(shí)用新型目的之一是提出一種采用兩級(jí)處理的分級(jí)放大電路，其解決了 現(xiàn)有的儀用放大電路只進(jìn)行信號(hào)放大，不能實(shí)現(xiàn)信號(hào)縮小技術(shù)問(wèn)題。
本實(shí)用新型目的之二是提出一種采用分級(jí)放大電路的高速掃描、大緩存、 高精度的多功能數(shù)據(jù)采集卡，其解決了現(xiàn)有數(shù)據(jù)采集卡無(wú)法同時(shí)實(shí)現(xiàn)大量程和 高掃描速度的技術(shù)問(wèn)題。
本實(shí)用新型的具體技術(shù)內(nèi)容為
4一種分級(jí)放大電路，其特殊之處是，其包括依次連接的三運(yùn)放電路、多路 切換電路和電平轉(zhuǎn)換電路U5;所述三運(yùn)放電路用于實(shí)現(xiàn)輸入模擬信號(hào)的高阻抗
和高共模抑制比，其包括正輸入運(yùn)放電路U1B、負(fù)輸入運(yùn)放電路U1A和差分放大
電路U2;所述多路切換電路用于實(shí)現(xiàn)多檔位信號(hào)的切換以及信號(hào)放大或縮小，
其包括依次連接的前置跟隨器U3、多路器U6、多個(gè)并聯(lián)且阻值不同的切換電阻 (R8 R14)以及后置放大電路U4;所述前置跟隨器U3用于避免多路器U6的導(dǎo)通 電阻對(duì)增益的影響，所述多路器U6和切換電阻(R8 R14)實(shí)現(xiàn)檔位切換，所述 后置放大電路U4用于將信號(hào)調(diào)整到規(guī)定的電壓范圍；所述電平轉(zhuǎn)換電路U5用 于將多路切換電路放大或縮小后的正負(fù)電壓信號(hào)轉(zhuǎn)換成正電壓信號(hào)。
上述正輸入運(yùn)放電路U1B采用運(yùn)放AD8620;所述負(fù)輸入運(yùn)放電路U1A采用 運(yùn)放AD8620;所述差分放大電路U2采用運(yùn)放THS4031;所述前置跟隨器U3采 用運(yùn)放AD8610;所述多路器U6采用多路器ADG1207;所述后置放大電路采用運(yùn) 放AB8056，所述電平轉(zhuǎn)換電路U5采用運(yùn)放LM6171。
一種采用上述分級(jí)放大電路的多功能數(shù)據(jù)采集卡，其包括FPGA單元1、 PCI 接口2、存儲(chǔ)器3以及輸入輸出單元；所述輸入輸出單元包括模擬輸入單元41; 所述FPGA單元1與存儲(chǔ)器3連接，所述FPGA單元通過(guò)PCI接口 2與PCI總線5 連接，所述FPGA單元通過(guò)輸入輸出單元與10接口 6連接；其特殊之處是，所 述模擬輸入單元41為分級(jí)放大電路；所述分級(jí)放大電路包括依次連接的三運(yùn)放 電路、多路切換電路和電平轉(zhuǎn)換電路U5;所述三運(yùn)放電路用于實(shí)現(xiàn)輸入模擬信 號(hào)的高阻抗和高共模抑制，其包括正輸入運(yùn)放電路U1B、負(fù)輸入運(yùn)放電路U1A和 差分放大電路U2;所述多路切換電路用于實(shí)現(xiàn)多檔位信號(hào)的切換以及信號(hào)放大 或縮小，其包括依次連接的前置跟隨器U3、多路器U6、多個(gè)并聯(lián)且阻值不同的 切換電阻(R8 R14)以及后置放大電路U4;所述前置跟隨器U3用于避免多路器 U6的導(dǎo)通電阻對(duì)增益的影響，所述多路器U6和切換電阻(R8 R14)實(shí)現(xiàn)檔位切 換，所述后置放大電路U4用于將信號(hào)調(diào)整到規(guī)定的電壓范圍；所述電平轉(zhuǎn)換電 路U5用于將多路切換電路放大或縮小后的正負(fù)電壓信號(hào)轉(zhuǎn)換成正電壓信號(hào)。
上述正輸入運(yùn)放電路U1B采用高速精密運(yùn)放AD8620;所述負(fù)輸入運(yùn)放電路 U1A采用高速精密運(yùn)放AD8620;所述差分放大電路U2采用高速精密運(yùn)放 THS4031;所述前置跟隨器U3采用運(yùn)放AD8610;所述多路器U6采用多路器ADG1207;所述后置放大電路釆用AB8056，所述電平轉(zhuǎn)換電路U5采用運(yùn)放 LM6171。
上述輸入輸出單元還可包括模擬輸出單元42和/或數(shù)字10單元43。
上述數(shù)字10單元43的一端與FPGA單元1連接，其另一端與10接口 6連 接；其包括設(shè)置在10接口端的限流電阻20和二極管限壓保護(hù)電路10以及設(shè)置 在FPGA接口端的總線開關(guān)9;所述總線開關(guān)9用于實(shí)現(xiàn)電平轉(zhuǎn)換功能。
上述FPGA單元1包括路由邏輯模塊11、內(nèi)部時(shí)鐘14、其他控制模塊18、 存儲(chǔ)器控制模塊13、局部總線控制模塊12以及輸入輸出控制模塊；所述路由邏 輯模塊11分別與內(nèi)部時(shí)鐘14、其他控制模塊18、存儲(chǔ)器控制模塊以及輸入輸 出控制模塊連接；所述輸入輸出控制模塊包括模擬輸入控制模塊15;所述模擬 輸入控制模塊15與模擬輸入單元41連接，所述存儲(chǔ)器控制模塊13與存儲(chǔ)器3 連接；所述路由邏輯模塊11通過(guò)PCI接口 2與PCI總線5連接。
上述輸入輸出控制模塊還可包括模擬輸出控制模塊16和/或數(shù)字IO控制模 塊17;所述模擬輸出控制模塊16與模擬輸出單元42連接，所述數(shù)字IO控制模 塊17與數(shù)字10單元43連接。
上述存儲(chǔ)器3可選擇SDRAM存儲(chǔ)器。
本實(shí)用新型具有以下優(yōu)點(diǎn)
1、 功能多，應(yīng)用范圍廣。本實(shí)用新型是基于PXI或PCI總線的多功能數(shù)據(jù) 采集卡，該采集卡具有模擬量釆集、模擬量輸出、數(shù)字量10、定時(shí)計(jì)數(shù)器和可 編程功能接口功能。擁有16位的分辨率，多通道1M掃描的模擬量采集，4通道 16位并行模擬量輸出等功能。
2、 可同時(shí)實(shí)現(xiàn)高掃描率和高精度要求。本實(shí)用新型為了實(shí)現(xiàn)高精度數(shù)據(jù)采 集要求，在前端釆用了多級(jí)放大電路，尤其是第一級(jí)采用了三運(yùn)放實(shí)現(xiàn)了高阻 抗、高共模抑制比的性能；首先，輸入端高阻抗可減小輸入信號(hào)的衰減，提高 采集精度；其次，差分放大電路的高共模抑制比可以很好的抑制共模信號(hào)(干 擾)，實(shí)現(xiàn)高精度采集。另外，本實(shí)用新型針對(duì)多通道數(shù)據(jù)掃描采集的特點(diǎn)， 在模擬輸入單元中采用了前端三運(yùn)放，后端多路器增益控制的方式進(jìn)行信號(hào)調(diào) 理，尤其是選擇高速高精度的運(yùn)算放大器，避免了通用可編程儀表用放大器所 帶來(lái)的掃描率缺陷，可實(shí)現(xiàn)高達(dá)lMHz的掃描率要求。3、 實(shí)現(xiàn)大容量的數(shù)據(jù)緩存功能。采用FPGA控制SDRAM存儲(chǔ)器存儲(chǔ)的方式， 實(shí)現(xiàn)了板載大緩存，具有模擬采集、模擬輸出、數(shù)字10的大容量數(shù)據(jù)存儲(chǔ)功能。 同時(shí)能大大提高10緩沖能力，降低PC機(jī)響應(yīng)速度要求，可適用于高速高精度 多通道測(cè)量場(chǎng)合。
4、 本實(shí)用新型數(shù)據(jù)采集卡采用四通道并行的模擬數(shù)據(jù)輸出功能，每通道可 獨(dú)立設(shè)計(jì)輸出波形、輸出范圍。
5、 本實(shí)用新型數(shù)字IO單元直接利用FPGA實(shí)現(xiàn)，同時(shí)采用保護(hù)二極管和總 線開關(guān)進(jìn)行10保護(hù)。


圖1是本實(shí)用新型多功能數(shù)據(jù)采集卡電路原理圖，其中l(wèi)-FPGA單元，2-PCI 接口， 3-存儲(chǔ)器，41-模擬輸入單元，42-模擬輸出單元，43-數(shù)字IO單元，5-PCI 總線，6-IO接口， 7-其他電路，8-校準(zhǔn)電路；
圖2是本實(shí)用新型數(shù)字10單元電路原理圖，其中9-總線開關(guān)，10-二極 管限壓保護(hù)電路，20-限流電阻；
圖3是本實(shí)用新型數(shù)字10單元電路結(jié)構(gòu)示意圖4是本實(shí)用新型FPGA單元電路原理圖；其中11-路由邏輯模塊，12-局 部總線控制模塊，13-存儲(chǔ)器控制模塊，14-內(nèi)部時(shí)鐘，15-模擬輸入控制模塊， 16-模擬輸出控制模塊，17-數(shù)字10控制模塊，18-其他控制模塊，
圖5是本實(shí)用新型分級(jí)放大電路原理圖；其中UlB-正輸入運(yùn)放電路，U1A-負(fù)輸入運(yùn)放電路，U2-差分放大電路，U3-前置跟隨器，U6-多路器，U4-后置放 大電路，U5-電平轉(zhuǎn)換電路。
具體實(shí)施方式
參見圖1，本實(shí)用新型多功能數(shù)據(jù)采集卡主要由模擬輸入單元、模擬輸出單 元、數(shù)字I0單元、FPGA單元、存儲(chǔ)器、PCI接口和電源組成，是一種基于PXI 或PCI總線的多功能數(shù)據(jù)采集卡，采用FPGA單元(可編程控制器)+ 橋+存 儲(chǔ)器+外圍設(shè)備的總體構(gòu)架。其中FPGA單元采用芯片XC3S1500,實(shí)現(xiàn)外圍設(shè) 備(包括模擬輸入單元、模擬輸出單元、數(shù)字IO單元)的控制、定時(shí)計(jì)數(shù)器、片的通訊控制等功能；FPGA單元采用PCI 9054芯片來(lái) 實(shí)現(xiàn)PXI/PCI接口功能，將PCI總線轉(zhuǎn)換成局部總線；FPGA單元通過(guò)輸入輸出 單元與10接口 6連接；PCI接口 FPGA單元與存儲(chǔ)器連接，存儲(chǔ)器采用單片的大 容量的SDRAM芯片MT48LC8M32，實(shí)現(xiàn)大容量的模擬和數(shù)字?jǐn)?shù)據(jù)的臨時(shí)存儲(chǔ)；FPGA 內(nèi)部構(gòu)建SDRAM控制器，進(jìn)行各部分的數(shù)據(jù)緩存；由于SDRAM的最大工作頻率 為lOOMHz，故采用多層板布線。
參見圖2和圖3，本實(shí)用新型數(shù)字10單元為了實(shí)現(xiàn)單10方向的獨(dú)立控制， 采用FPGA直接實(shí)現(xiàn)的方式。通常的用戶10電平比FPGA的端口電壓高，故本發(fā) 明采用限流電阻20、 二極管限壓保護(hù)電路10和總線開關(guān)9進(jìn)行雙重10保護(hù)功 能。限流電阻和二級(jí)管進(jìn)行過(guò)壓保護(hù)，將電壓鉗位到0 5V內(nèi)，然后經(jīng)過(guò)總線 開關(guān)將5V的10信號(hào)轉(zhuǎn)換成FPGA可正常接收的3. 3V信號(hào)。
參見圖4， FPGA單元包括模擬輸入單元、模擬輸出單元、數(shù)字10單元等 外圍設(shè)備的控制、定時(shí)計(jì)數(shù)器、存儲(chǔ)器控制、PCI接口芯片的通訊控制等功能。 FPGA采用模塊化設(shè)計(jì)，劃分為相對(duì)對(duì)立的功能部分，包括模擬輸入控制模塊、 模擬輸出控制模塊、數(shù)字10控制模塊、存儲(chǔ)器控制模塊等，同時(shí)也在FPGA單 元內(nèi)部實(shí)現(xiàn)小量的數(shù)據(jù)緩存功能。
參見圖5，為了達(dá)到模擬信號(hào)的輸入阻抗高、共模抑制比高、輸入幅度大(最 大輸入范圍士10V)、檔位多、速度快、信號(hào)放大和縮小的功能，本發(fā)明采用掃 描方式來(lái)實(shí)現(xiàn)多通道模擬信號(hào)的分時(shí)釆集。具體來(lái)說(shuō)，模擬輸入單元41采用分 級(jí)處理，即采用分級(jí)放大電路；第一級(jí)采用三運(yùn)放實(shí)現(xiàn)高阻抗、高共模抑制的 性能，第二級(jí)采用運(yùn)放加多路器實(shí)現(xiàn)多檔位切換信號(hào)放大或縮小功能。分級(jí)放 大電路包括依次連接的三運(yùn)放電路、多路切換電路和電平轉(zhuǎn)換電路U5;三運(yùn)放 電路用于實(shí)現(xiàn)輸入模擬信號(hào)的高阻抗和高共模抑制，其包括正輸入運(yùn)放電路 U1B、負(fù)輸入運(yùn)放電路U1A和差分放大電路U2;多路切換電路用于實(shí)現(xiàn)多檔位信 號(hào)的切換以及信號(hào)放大或縮小，其包括依次連接的前置跟隨器U3、多路器U6、 多個(gè)并聯(lián)且阻值不同的切換電阻(R8 R14)以及后置放大電路U4;前置跟隨器 U3用于避免多路器U6的導(dǎo)通電阻對(duì)增益的影響，多路器U6和切換電阻(R8 R14) 實(shí)現(xiàn)檔位切換，后置放大電路U4用于將信號(hào)調(diào)整到規(guī)定的電壓范圍；電平轉(zhuǎn)換 電路U5用于將多路切換電路放大或縮小后的正負(fù)電壓信號(hào)轉(zhuǎn)換成正電壓信三運(yùn)
8放電路的正輸入運(yùn)放電路和負(fù)輸入運(yùn)放電路選擇AD公司的高速精密運(yùn)放
AD8620，差分放大電路選用TI公司的高速精密運(yùn)放THS4031。為了實(shí)現(xiàn)可編程 的多量程控制，本實(shí)用新型采用多路器ADG1207進(jìn)行檔位切換。為了避免多路 器的導(dǎo)通電阻等參數(shù)對(duì)增益等的影響，采用運(yùn)放AD8610進(jìn)行控制。最后采用運(yùn) 放LM6171經(jīng)過(guò)偏置處理，將信號(hào)調(diào)整到ADC的輸入范圍內(nèi)。本發(fā)明的AD芯片， 采用TI的16位2MSPS單端輸入ADC， ADC的轉(zhuǎn)換數(shù)據(jù)在FPGA的控制下，首先 在FPGA內(nèi)部進(jìn)行小量緩存，當(dāng)?shù)竭_(dá)一定量后，搬入SDRAM存儲(chǔ)器內(nèi)進(jìn)行緩存， 當(dāng)SDRAM存儲(chǔ)器內(nèi)的模擬輸入緩存到一定程度后將數(shù)據(jù)傳入PC機(jī)，提供給用戶 使用。
模擬輸出單元采用多片高精度DAC芯片LT1597,實(shí)現(xiàn)多通道的并行模擬輸 出功能。模擬輸出的數(shù)據(jù)也采用SDRAM存儲(chǔ)器進(jìn)行緩存。
權(quán)利要求1、一種分級(jí)放大電路，其特征在于其包括依次連接的三運(yùn)放電路、多路切換電路和電平轉(zhuǎn)換電路(U5)；所述三運(yùn)放電路用于實(shí)現(xiàn)輸入模擬信號(hào)的高阻抗和高共模抑制比，其包括正輸入運(yùn)放電路(U1B)、負(fù)輸入運(yùn)放電路(U1A)和差分放大電路(U2)；所述多路切換電路用于實(shí)現(xiàn)多檔位信號(hào)的切換以及信號(hào)放大或縮小，其包括依次連接的前置跟隨器(U3)、多路器(U6)、多個(gè)并聯(lián)且阻值不同的切換電阻(R8～R14)以及后置放大電路(U4)；所述前置跟隨器(U3)用于避免多路器(U6)的導(dǎo)通電阻對(duì)增益的影響，所述多路器(U6)和切換電阻(R8～R14)實(shí)現(xiàn)檔位切換，所述后置放大電路(U4)用于將信號(hào)調(diào)整到規(guī)定的電壓范圍；所述電平轉(zhuǎn)換電路(U5)用于將多路切換電路放大或縮小后的正負(fù)電壓信號(hào)轉(zhuǎn)換成正電壓信號(hào)。
2、 根據(jù)權(quán)利要求l所述的分級(jí)放大電路，其特征在于所述正輸入運(yùn)放電路(U1B)采用運(yùn)放AD8620;所述負(fù)輸入運(yùn)放電路(U1A)采用運(yùn)放AD8620;所述差 分放大電路(U2)采用運(yùn)放THS4031;所述前置跟隨器(U3)采用運(yùn)放AD8610;所 述多路器(U6)采用多路器ADG1207;所述后置放大電路采用運(yùn)放AB8056，所述 電平轉(zhuǎn)換電路(U5)采用運(yùn)放LM6171 。
3、 一種多功能數(shù)據(jù)采集卡，其包括FPGA單元(1)、 PCI接口 (2)、存儲(chǔ)器 (3)以及輸入輸出單元；所述輸入輸出單元包括模擬輸入單元(41);所述FPGA單元(1)與存儲(chǔ)器(3)連接，所述FPGA單元通過(guò)PCI接口 (2)與PCI總線 (5)連接，所述FPGA單元通過(guò)輸入輸出單元與10接口 (6)連接；其特征在于所述模擬輸入單元(41)為分級(jí)放大電路；所述分級(jí)放大電路包括依次連 接的三運(yùn)放電路、多路切換電路和電平轉(zhuǎn)換電路(U5);所述三運(yùn)放電路用于實(shí)現(xiàn)輸入模擬信號(hào)的高阻抗和高共模抑制，其包括正輸入運(yùn)放電路(U1B)、負(fù)輸入 運(yùn)放電路(U1A)和差分放大電路(U2);所述多路切換電路用于實(shí)現(xiàn)多檔位信號(hào)的 切換以及信號(hào)放大或縮小，其包括依次連接的前置跟隨器(U3)、多路器(U6)、 多個(gè)并聯(lián)且阻值不同的切換電阻(R8 R14)以及后置放大電路(U4);所述前置跟 隨器(U3)用于避免多路器(U6)的導(dǎo)通電阻對(duì)增益的影響，所述多路器(U6)和 切換電阻(R8 R14)實(shí)現(xiàn)檔位切換，所述后置放大電路(U4)用于將信號(hào)調(diào)整到規(guī)定的電壓范圍；所述電平轉(zhuǎn)換電路(U5)用于將多路切換電路放大或縮小后 的正負(fù)電壓信號(hào)轉(zhuǎn)換成正電壓信號(hào)。
4、 根據(jù)權(quán)利要求3所述的分級(jí)放大電路，其特征在于所述正輸入運(yùn)放電路(U1B)釆用高速精密運(yùn)放AD8620;所述負(fù)輸入運(yùn)放電路(U1A)采用高速精 密運(yùn)放AD8620;所述差分放大電路(U2)采用高速精密運(yùn)放THS4031;所述前 置跟隨器(U3)采用運(yùn)放AD8610;所述多路器(U6)采用多路器ADG1207;所 述后置放大電路采用AB8056,所述電平轉(zhuǎn)換電路(U5)釆用運(yùn)放LM6171。
5、 根據(jù)權(quán)利要求3所述的多功能數(shù)據(jù)采集卡，其特征在于所述輸入輸出 單元還包括模擬輸出單元(42)和/或數(shù)字I0單元(43)。
6、 根據(jù)權(quán)利要求3所述的多功能數(shù)據(jù)采集卡，其特征在于所述數(shù)字10 單元(43)的一端與FPGA單元(1)連接，其另一端與10接口 (6)連接；其 包括設(shè)置在IO接口端的限流電阻(20)和二極管限壓保護(hù)電路(10)以及設(shè)置 在FPGA接口端的總線開關(guān)(9);所述總線開關(guān)(9)用于實(shí)現(xiàn)電平轉(zhuǎn)換功能。
7、 根據(jù)權(quán)利要求3或4或5或6所述的多功能數(shù)據(jù)釆集卡，其特征在于 所述FPGA單元(1)包括路由邏輯模塊(11)、內(nèi)部時(shí)鐘(14)、其他控制模塊(18)、存儲(chǔ)器控制模塊(13)、局部總線控制模塊(12)以及輸入輸出控制模 塊；所述路由邏輯模塊(11)分別與內(nèi)部時(shí)鐘(14)、其他控制模塊(18)、存 儲(chǔ)器控制模塊以及輸入輸出控制模塊連接；所述輸入輸出控制模塊包括模擬輸 入控制模塊(15);所述模擬輸入控制模塊(15)與模擬輸入單元(41)連接， 所述存儲(chǔ)器控制模塊(13)與存儲(chǔ)器(3)連接；所述路由邏輯模塊(11)通過(guò) PCI接口(2)與PCI總線(5)連接。
8、 根據(jù)權(quán)利要求7所述的多功能數(shù)據(jù)釆集卡，其特征在于所述輸入輸出 控制模塊還包括模擬輸出控制模塊(16)和/或數(shù)字10控制模塊(17);所述模擬 輸出控制模塊(16)與模擬輸出單元(42)連接，所述數(shù)字10控制模塊(17)與數(shù)字 10單元(43)連接。
9、 根據(jù)權(quán)利要求8所述的多功能數(shù)據(jù)采集卡，其特征在于所述存儲(chǔ)器(3) 為SDRAM存儲(chǔ)器。
專利摘要本實(shí)用新型涉及一種分級(jí)放大電路及采用該分級(jí)放大電路的多功能數(shù)據(jù)采集卡。多功能數(shù)據(jù)采集卡的模擬輸入單元采用分級(jí)放大電路，第一級(jí)采用三運(yùn)放實(shí)現(xiàn)高阻抗、高共模抑制的性能，第二級(jí)采用運(yùn)放加多路器實(shí)現(xiàn)多檔位切換信號(hào)放大或縮小功能。本實(shí)用新型解決了現(xiàn)有的儀用放大電路只進(jìn)行信號(hào)放大而不能實(shí)現(xiàn)信號(hào)縮小以及現(xiàn)有數(shù)據(jù)采集卡無(wú)法同時(shí)實(shí)現(xiàn)大量程和高掃描速度的技術(shù)問(wèn)題，具有功能多，應(yīng)用范圍廣的優(yōu)點(diǎn)，可同時(shí)實(shí)現(xiàn)高精度和1MHz的高掃描率要求，且能實(shí)現(xiàn)大容量的數(shù)據(jù)緩存功能。
文檔編號(hào)H03F3/34GK201294493SQ20082022254
公開日2009年8月19日 申請(qǐng)日期2008年11月21日 優(yōu)先權(quán)日2008年11月21日
發(fā)明者李小杰, 石俊斌, 石建華, 勝 苗, 濤 趙, 郭恩全 申請(qǐng)人:陜西海泰電子有限責(zé)任公司