專利名稱：一種自適應多種io電源的低電壓差分信號驅動器的制作方法
技術領域：
本發(fā)明涉及一種深亞微米的LVDS (Low Voltage Differential Signal，低電壓差 分信號)驅動器的電路，尤其涉及的是一種適應多種10電源的LVDS驅動器的微電子電路。
背景技術：
現(xiàn)代電子電路的設計中，使用大量差分線來板內或板間長距離高速率信號，而其 中使用最多的是LVDS差分線。但隨著集成電路的電源電壓的降低，集成電路內核(core) 電壓可以降得很快而成很小，但10的電壓的降速比較緩慢比內核電壓高，兩者的降速不成 比例。 于是為了適應內核電壓和10電壓的差距，人們只能不停地修改LVDS驅動器的電 路，如偏置的重新設計，帶來了許多設計的瓶頸。比如，現(xiàn)有技術中有一種使用低電壓的 LVDS驅動器的技術，它是利用可切換電流源來控制LVDS開關管，雖然能使用于低壓下的應 用，但是， 一則LVDS驅動器輸出的共模電壓容易不穩(wěn)，如果采用共模反饋電路，對共模反饋 電路的要求更高；二則對于偏置描述不夠，導致高壓低壓不一定能同時使用。
可見，現(xiàn)有技術中存在一定的問題，需要進一步的改進。

發(fā)明內容
本發(fā)明提供了一種適應多種10電源的低電壓差分信號驅動器，其巧妙地利用一 般內核電壓比10電壓低的特點，為IO驅動電路提供穩(wěn)定的偏置，進而使IO驅動器能適應 多種10電壓的要求。 為實現(xiàn)上述目的，本發(fā)明采用如下技術方案 本發(fā)明的適應多種10電源的低電壓差分信號驅動器，其包括差分轉換模塊，用 于將內核低壓的數(shù)字信號轉換成差分電壓信號；預放大器，用于將所述差分電壓信號進行 放大處理，輸出正、負兩路電壓信號；驅動放大電路，用于對所述預放大器的正、負兩路輸出 信號進行放大處理，獲得所述驅動器的輸出。 所述的驅動器，其中，所述驅動器還包括串聯(lián)在所述預放大器的輸出端與所述驅 動放大電路輸入端之間的緩沖單元。 所述的驅動器，其中，所述驅動放大電路包括兩個PM0S管、兩個NM0S管和電阻單 元；所述預放大器的正輸出分兩路，其中一路通過所述緩沖單元連接一個PMOS管的柵極， 另一路通過所述緩沖單元連接一個NMOS管的柵極；所述預放大器的負輸出分兩路，其中 一路通過所述緩沖單元連接另一個PMOS管的柵極，另一路通過所述緩沖單元連接另一個 NMOS管的柵極；所述兩個PMOS管的源極相連，并連接到正偏置電源端；所述兩個NMOS管的 源極相連，并連接到負偏置電源端；所述一個PMOS管和所述一個NMOS管的漏極相連，并連 接到所述驅動器的正輸出端；所述另一個PMOS管和所述另一個NMOS管的漏極相連，并連接 到驅動器的負輸出端；所述正輸出端與負輸出端之間通過所述電阻單元相連。
所述的驅動器，其中，所述正偏置電源端的正電源是利用一偏置電壓輸入至由N
4型運算放大器構成的緩沖結構中所獲得；所述負偏置電源端的負電源是利用一偏置電壓輸 入至由P型運算放大器構成的緩沖結構中所獲得。 所述的驅動器，其中，所述正偏置電源端連接到又一 PMOS管的漏極，此PMOS管的 源極接10電壓，此PMOS管的柵極接一控制信號。 所述的驅動器，其中，所述驅動器還包括用于根據(jù)內核低壓和10電壓為驅動器 提供偏置電壓的偏置模塊，在偏置模塊中，從內核低電壓通過一個電阻RL1連接到NMOS管 MLN1的漏極，NMOS管MLN1的柵漏相連，NMOS管MLN1的源極接地；NMOS管MLN2的柵極和 NMOS管MLN1的柵極相連，NMOS管MLN2的源極接地；NMOS管MLN2的漏極和PMOS管MBP3 的漏極相連，PMOS管MBP3的柵漏相連，PMOS管MBP3的源極接10電壓，PMOS管MBP4、PM0S 管MBP5、PM0S管MBOP的柵極和PMOS管MBP3的柵極相連，PMOS管MBP4、PM0S管MBP5、PM0S 管MBOP的源極接到10電壓；PMOS管MBP4的漏端和NMOS管MBN3的漏端相連，NMOS管MBN3 的源極和NMOS管MBN1的漏極相連，NMOS管MBN3的柵極和PMOS管MBP6以及NMOS管MBN6 的漏極相連；PM0S管MBP6和NM0S管MBN6的柵漏相連，PMOS管MBP6的源極接內核低電壓， NMOS管MBN6的源極接地；PMOS管MBP5和NMOS管MBN4的漏極相連，NMOS管MBN4的源極 和NMOS管MBN2的漏極相連，并提供偏置電壓VREF1，NM0S管MBN4的柵極和反相器INV1和 反相器INV2的輸出相連；NMOS管MBN2的源極接地，NMOS管MBN2的柵極和NMOS管MBN1的 柵極連接，PMOS管MBOP的漏極和畫OS管MB0N1的漏極相連，NMOS管MB0N1的柵漏相連， 并輸出偏置電壓VREF_POP， NMOS管MB0N1的柵漏相連，且NMOS管MB0N1的源極接地；反相 器INV1的輸入端和電阻RL2、電阻RL3的一端相連，電阻RL2的另一端連接到10電壓，電阻 RL2、電阻RL3、電阻RL4依次串聯(lián)連接，電阻RL3的另一端和INV2的輸入相連，電阻RL4的 一端連接到NMOS管MBN5的漏極，NMOS管MBN5的柵極連接到所述偏置電壓VREF1，NM0S管 MBN5的源極和電阻RL6相連，電阻RL6的另一端連接到地；所述偏置電壓VREF1的輸出端和 NMOS管MBN9的柵極相連，NMOS管MBN9的源極和漏極接地，形成了一個MOS電容；一 N型運 放的正相輸入端、以及NMOS管MBN8的源極并一起連接到內核低電壓vddcore ;所述N型運 放的輸出端接到PMOS管MBP9和PMOS管MB0P1的柵極，并形成偏置電壓VREF_P0P ;PMOS管 MBP9的源極接10電壓，PMOS管MBP9的漏極連接到電阻RL7和所述N型運放的負相輸入端， 形成緩沖器結構；N型運放1的偏置為偏置電壓VREF_N0P ;電阻RL7的另一端接地，PMOS管 MB0P1的漏極輸出偏置電壓VREF3 ;NM0S管MBN8的柵漏相連形成偏置電壓VREF2，并且偏置 電壓VREF2的輸出端和PMOS管MBP8的漏極相連；PMOS管MBP8的源極接10電壓，PMOS管 MBP8的柵極和PMOS管MBP7的柵漏極相連；PMOS管MBP7的源極接10電壓vddio， PMOS管 MBP7的柵漏極相連，并且PMOS管MBP7的柵極和PMOS管MBP8的柵極、NM0S管MBN7的漏極 相連，NMOS管MBN7的源極接地，NMOS管MBN7的柵極連接偏置電壓VREF1。
所述的驅動器，其中，在所述偏置模塊的偏置電壓VREF3輸出端和內核低壓之間 依次通過串聯(lián)電阻Rl、電阻R2、電阻R3、電阻R4接地；在電阻R2和電阻R3之間接入內核 低壓，并且所述電阻Rl和電阻R2之間的輸出接入所述N型運算放大器的正相輸入端，所述 電阻R3和電阻R4的輸出接入所述P型運算放大器的正相輸入端。 所述的驅動器，其中，所述預放大器包括PM0S管MN3、 PMOS管MN4、 NM0S管MN1、 NMOS管MN2和NMOS管MNO ;經(jīng)所述差分轉換模塊形成的差分信號分別接到NMOS管MN1和 NMOS管MN2的柵極，NMOS管MN1和NMOS管MN2的源極相連，并接NMOS管MNO的漏極，NMOS管MN0的柵極接所述偏置電壓VREFl， NMOS管MNO的源極接地；NMOS管MN1和NMOS管MN2 的漏極分別接PMOS管MN3和PMOS管MN4的源極，PMOS管MN3和PMOS管MN4的柵極接所述 偏置電壓VREF2， PMOS管MN3和PMOS管MN4的漏極接所述預放大器的輸出端；PMOS管MN3 和PMOS管麗4的漏極分別通過電阻Rl和電阻R2 —起連接到高壓管MPP1的漏極；高壓管 MPP1的源極接10電壓。 發(fā)明效果本發(fā)明利用偏置隨電源變化而自動變化，并改造運放的控制范圍，形成 新的線路裝置。這種通過低壓內核電路和高壓10電路分開的拓撲結構，和來源于內核低壓 又靈活的適應10高壓的偏置，適應內核電壓從低壓0. 9v到1. 5V， 10電壓從1. 8V到高壓5V 的微電子電路中，并可用于多路LVDS驅動器中，能傳遞的數(shù)據(jù)的速率達到1G比特率(bps)。


圖1是本發(fā)明提出的自適應多種10電源的LVDS驅動器的電路框圖；
圖2是本發(fā)明圖1中的預放大器的內部結構示意圖，
圖3是本發(fā)明的適應多種10的偏置電路結構示意圖。
具體實施例方式
下面結合附圖，將對本發(fā)明作進一步的詳細說明。 如圖1，整體上本發(fā)明的LVDS驅動器包括連接數(shù)字信號的差分轉換模塊S2D，和 緊接著S2D的預放大器PREDRIVER，以及驅動放大電路200。差分轉換模塊用于將內核低壓 的數(shù)字信號轉換成差分電壓信號；預放大器用于將所述差分電壓信號進行放大處理，輸出 正、負兩路電壓信號；驅動放大電路用于對所述預放大器的正、負兩路輸出信號進行放大處 理，獲得所述驅動器的輸出。 如圖1，緩沖器BUFFER1、 BUFFER2、 BUFFER3和BUFFER4構成串聯(lián)在預放大器的輸 出端與驅動放大電路的輸入端之間的緩沖單元。兩個NMOS管、兩個PMOS管和電阻單元201 構成驅動放大電路200。 預放大器PREDRIVER的正輸出端連接著緩沖器BUFFER1和BUFFER2 ，預放大器 PREDRIVER的負輸出端連接著緩沖器BUFFER3和BUFFER4，緩沖器BUFFER1的輸出端連接著 PMOS管MU1的柵極，緩沖器BUFFER2的輸出端連接著NMOS管MD1的柵極，緩沖器BUFFER3 的輸出端連接著PMOS管MU2的柵極，緩沖器BUFFER4的輸出端連接著NMOS管MD2的柵 極。差分轉換模塊S2D是完全的內核低壓vddcore供電。這里的緩沖器BUFFER1、BUFFER2、 BUFFER3和BUFFER4用來彌補不同數(shù)據(jù)處理速率速度間的差距。預放大器PREDRIVER的作 用是增加差分信號的驅動能力。 PMOS管MU1和PMOS管MU2的源極相連，并連接到正偏置電源端VHIGH端；NMOS管 MD1和NMOS管MD2的源極相連，并連接到負偏置電源端VLOW端。這里的VHIGH端是N型 運放構成的緩沖器結構0P1的輸出端；而VL0W端是P型運放構成的緩沖器結構0P2的輸出 端。對于在0.875V到1.525V的LVDS共模范圍，可推薦緩沖器結構0P1的輸入電壓Vh為 1. 5v，緩沖器結構0P2的輸入電壓VI為0. 9v。以下將詳細說明輸入電壓Vh和VI的獲得原 理。 NMOS管MD1和PMOS管MU1的漏極相連，并連接到驅動器的正輸出端VOUTP ;NMOS
6管MD1和PMOS管MU1的漏極相連，并連接到驅動器的負輸出端VOUTN。這里的PMOS管MU1 和MU2的尺寸一樣大，NMOS管MD1和MD2的尺寸一樣大。并且，通常驅動器的正輸出端VOUTP 和驅動器的負輸出端VOUTN之間通過外接的電阻單元相連，比如通過100歐電阻連接，如圖 1所示，其采用串聯(lián)的兩個50歐，等效為一個100歐方式。 上述VHGH端連接到PMOS管MUO的漏極，PMOS管MUO的源極接10電壓vddio， PMOS 管MUO的柵極接控制信號PWDN信號，此PWDN信號實現(xiàn)對LVDS驅動器進行必要的掉電功能。
上述電路整個結構需要5個偏置VREF1， VREF2， VREF3， VREF POP, VREF NOP,都由 偏置模塊，如圖3產(chǎn)生。 圖3描述偏置VREF1， VREF2， VREF3， VREF_POP， VREF_NOP的產(chǎn)生電路。從內核低 電壓vddcore通過一個電阻RL1連接到NMOS管MLN1的漏極，NMOS管MLN1管的柵漏相連， NMOS管MLN1的源極接地；NMOS管MLN2的柵極和NMOS管MLN1的柵極相連，NMOS管MLN2 的源極也接地，NMOS管MLN1和NMOS管MLN2的尺寸一樣大。NMOS管MLN2的漏極和PMOS 管MBP3的漏極相連，PMOS管MBP3的柵漏也相連，PMOS管MBP3的源極接10電壓vddio， PMOS管MBP4、PM0S管MBP5、PM0S管MBOP的柵極和PMOS管MBP3的柵極相連，PMOS管MBP4、 PMOS管MBP5、PM0S管MBOP的源極接到10電壓vddio，PMOS管MBP3、PM0S管MBP4、PM0S管 MBP5、 PMOS管MBOP的尺寸一樣大。PMOS管MBP4的漏端和NMOS管MBN3的漏端相連，NMOS 管MBN3的源極和NMOS管MBN1的漏極相連，NMOS管MBN3的柵極和PMOS管MBP6以及NMOS 管MBN6的漏極相連，NMOS管MBN3、NM0S管MBN4管的尺寸一樣大，MBN1和MBN2管的尺寸一 樣大。PMOS管MBP6以及NMOS管MBN6都是柵漏相連，MBP6源極接內核低電壓v ddcore， NMOS管MBN6的源極接地。NMOS管MBN1也是柵漏相連，NMOS管MBN1的源極接地。
PMOS管MBP5和NMOS管MBN4的漏極相連，NMOS管MBN4的源極和NMOS管MBN2的 漏極相連，這根連接線是基準偏置電壓VREF1，NM0S管MBN4的柵極和反相器INVl和反相器 INV2的輸出相連。NMOS管MBN2的源極接地，NMOS管MBN2的柵極和NMOS管MBN1的柵極 連接，MBN1的柵漏相連。PMOS管MBOP的漏極和NMOS管MB0N1的漏極相連，NMOS管MB0N1 的柵漏相連，并輸出為偏置電壓VREF_POP， NMOS管MB0N1的柵漏相連，且NMOS管MB0N1的 源極接地。 反相器INV1的輸入端和電阻RL2、電阻RL3的一端相連，電阻RL2的另一端連接到 10電壓vddio，電阻RL2、電阻RL3、電阻RL4依次串聯(lián)連接，電阻RL3的另一端和INV2的輸 入相連，電阻RL4的一端連接到NMOS管MBN5的漏極，NMOS管MBN5的柵極連接到偏置電壓 VREF1 ， NMOS管MBN5的源極和電阻RL6相連，電阻RL6的另一端連接到地。偏置電壓VREF1 的輸出端還和NMOS管MBN9的柵極相連，NMOS管MBN9的源極和漏極都接地，這樣MBN9就 形成了一個MOS電容。 — N型運放1的正相輸入端、以及NMOS管MBN8的源極并一起連接到內核低電壓 vddcore。N型運放1的輸出端接到PMOS管MBP9和PMOS管MB0P1的柵極，并形成偏置電壓 VREF POP, PMOS管MBP9的源極接10電壓vddio， PMOS管MBP9的漏極連接到電阻RL7和N 型運放1的負相輸入端，也成一種緩沖器結構，N型運放1的偏置為偏置電壓VREF_NOP。電 阻RL7的另一端接地。而PMOS管MB0P1的漏極就是偏置電壓VREF3。
NMOS管MBN8的柵漏相連，形成偏置電壓VREF2，并和PMOS管MBP8的漏極相連。PMOS管MBP8的源極接10電壓vddio，PMOS管MBP8的柵極和PMOS管MBP7的柵漏極相連， PMOS管MBP7、 PMOS管MBP8管的尺寸一樣大。PMOS管MBP7的源極接10電壓vddio， PMOS 管MBP7的柵漏極相連，除和PMOS管MBP8的柵極相連，并且PMOS管MBP7的柵極和PMOS管 MBP8的柵極、NMOS管MBN7的漏極相連，NMOS管MBN7的源極接地，NMOS管MBN7的柵極連 接偏置電壓VREFl。 NMOS管MBP8的柵極連接PMOS管MBP11的漏極和NMOS管MBN11的柵極，NMOS管 MBN11的源極接地，PMOS管MBP11的漏極連接NMOS管MBN11的漏極和PMOS管MBP11的柵 極，PMOS管MBP11的源極連接10電壓vddio。 如圖1所示，在偏置電壓VREF3和內核低壓vddcore之間依次通過串聯(lián)電阻Rl、 R2、 R3、 R4接到地。在R2和R3直接接入內核低壓電源vddcore，在Rl和R2直接接入vh， 在R3和R4直接接入vl。對于在0. 875V到1. 525V的LVDS共模范圍，可推薦Vh為1. 5v， VI為0. 9v。 Vh接入上述N型運算放大器0P1的正相輸入端，N型運算放大器0P1接成緩沖 器結構，即輸出端和負相輸入端連接，其輸出即VHIGH端，N型運算放大器0P1的偏置為偏 置電壓VREF_NOP。 上述V1接入P型運算放大器0P2的正端，P型運算放大器0P2也接成緩沖器結構， 即輸出和負相輸入端連接，其輸出即VLOW端，P型運算放大器0P2的偏置為偏置電壓VREF_ POP。 對于圖2所示的預放大器結構，低壓數(shù)字信號經(jīng)過差分轉換模塊S2D變成差分信 號VINP、 VINN，且分別接到NMOS管MN1和NMOS管MN2的柵極，NMOS管MN1和NMOS管MN2 的源極相連，并接到NMOS管MNO的漏極，NMOS管MNO的柵極接偏置電壓VREFl ， NMOS管MNO 的源極接地。NMOS管MN1和MN2的漏極分別接PMOS管MN3和PMOS管MN4的源極，PMOS管 MN3和PMOS管MN4的柵極接偏置電壓VREF2， PMOS管MN3和PMOS管MN4的漏極接預放大 器的輸出端VOUTP和VOUTN。同時，PMOS管MN3和PMOS管MN4的漏極分別通過電阻Rl和 電阻R2 —起連接到高壓管MPP1的漏極。PMOS管MN3和PMOS管MN4的尺寸一樣大，NMOS 管麗l和NMOS管麗2的尺寸一樣大。高壓管MPP1的柵極同樣接控制信號PWDN信號，高壓 管MPP1的源極接10電壓vddio。 MPP1的PWDN信號也是對LVDS驅動器進行必要的掉電 功能，在必要的時候可以關閉LVDS的輸出。這樣預放大器PREDRIVER(如圖2)，是由10電 壓vddio供電，但各個偏置是由圖3所示電路來提供。在實際應用時，可以近似地設定偏置 VREFl = 1/3的內核低壓電源值；偏置VREF2 = 2/3的10電壓的高壓電源值。
從上述結構可以看出，本發(fā)明首先把內核低壓的數(shù)字信號通過單轉雙轉換成差分 的電壓信號，然后通過預放大器轉換成IO高壓的差分信號；同時，利用內核低壓作為10高 壓的電路中的偏置，通過設計的反饋結構形成包括預驅動器、N型運放、P型運放、共模偏置 等多處偏置，并使它們靈活地自適應于10電壓的變化；然后通過不同的緩沖延遲線驅動兩 對PMOS管個NMOS管，通過交替打開PMOS管和NMOS管，使電流從高電位經(jīng)過外接的電阻流 經(jīng)低電位，產(chǎn)生低壓差分信號。
下面來描述上述整體電路的工作過程 首先，把內核低壓的數(shù)字信號通過單轉雙轉換成差分的電壓信號，然后通過預驅 動器轉換成10高壓下差分信號，通過四個延遲線BUFFER1， BUFFER2， BUFFER3， BUFFER4驅 動兩對PMOS管MU1、 MU2和兩個NMOS管MD1、 MD2。 BUFFER1和BUFFER2的延遲時間一樣，由于PM0S管柵極為零導通，NMOS管柵極為高導通，MU1和MD2 —起導通；同理，BUFFER3和 BUFFER4的延遲時間一樣，MU2和MD1 —起導通。這樣，通過交替打開PM0S管和NMOS管，使 電流從高電位經(jīng)過外接的電阻流經(jīng)低電位，產(chǎn)生低壓差分信號。但BUFFER1和BUFFER3的 延遲時間比BUFFER2和BUFFER4的延遲時間稍微小一點，是因為這樣避免，MU1和MD1 ，或者 MU2和MD2的瞬間導通，形成短路電流。 N型運算放大器0P1、 P型運算放大器0P2、 N型運放1在這里都是起緩沖器的作 用，是因為，這些信號從電阻串上取出，不適宜直接接容性負載，用運算放大器接成緩沖器， 很好地解決這個帶容性負載的能力。 對于圖3的偏置模塊，低壓的vddcore，通過電阻RL1和MBNl產(chǎn)生穩(wěn)定的電流，由 于MBN1和MBN2是鏡像電流源，MBP3， MBP4， MBP5， MBOP也是鏡像電流源，則，MBP4、 MBN3、 MBN1支路和MBP5、MBN4、MBN2支路的電流相等。由于MBN6和MBP6形成的是兩個DIODE的 結構，MBN3的柵極電壓就是vddio/2，這樣MBNl的柵極電壓就確定了， VREF1就僅僅決定于 MBN4的柵極電壓。 而RL2、RL3、RL4、MBN5、RL6支路中，MBN9的柵極偏置電壓是固定的，對適當比例的 RL2、 RL3、 RL4、 RL6值(如1 : 8 : 2 : 0. 3，或把RL4設置成由VREF2控制的有源電阻)， INV1的輸入電壓偏高，INV2的輸入電壓偏低，這樣MBN4的柵極電壓就容易設定成vddio/2， 這樣VREF1主要和電流鏡MBN2的尺寸相關，只和vddcore、 vddio是相關很小。當MBN2的 尺寸確定，vddcore不變時，vddio變化時(如從5v或3. 3V變化到2. 5V或者1. 8V時)， VREF1會相應地變化，但變化得很小。當輸入的數(shù)字信號翻轉時，會引起VREF1上升或下降， 假設上升，這樣MBN5的等效電阻會下降，從而引起INV1和INV2的柵極電壓均下降，從而引 起MBN4的柵極電壓上升，MBN4的等效電阻增大，導致VREF1下降；反之當VREF1下降時， 反饋同樣把VREF1進行提升。而且M0S電容MBN9也能對VREF1進行濾去紋波的作用，這樣 VREF1基本維持穩(wěn)定。作為一種近似計算，可以得出<formula>formula see original document page 9</formula>
上述公式中，V，fi表示偏置電壓VREFl的大?。籚vdd。，表示內核低壓vddcore的大 小。 由于MBP7和MBP8的鏡像電流的關系，MBN8管的柵漏極VREF2的電壓也只和 vddcore以及MBN8的等效電阻有關。由于MBNll和MBPll均接成漏柵相接的二極管結構，因 此MBN8的等效電阻只和vddio相關，所以VREF2只和vddcore以及vddio相關，并且VREF2 比vddio低，適合作為圖2的高壓管麗3和麗4的偏置電壓。同樣作為一種近似計算，可以 得出<formula>formula see original document page 9</formula>
上述公式中，Vwef2表示偏置電壓VREF2的大??；Vvddi。表示10電壓vddio的大小， Rmbn8表示MBN8的等效電阻的大小。 由于MB0P和MBP3的鏡像電流的關系，MB0N1管的柵漏極VREF_N0P只和vddcore 有關，作為一種近似計算，可以得出 <formula>formula see original document page 9</formula>
上述公式中，Vwef n。p表示偏置電壓VREF_N0P的大??；VMM1表示NM0S管MLN1的漏 源極電壓。 N型運放1的輸出驅動PMOS管MBP9， MBP9、 RL7支路構成分壓反饋結構，MBP9管 的柵極和N型運放1的輸出極相連，N型運放1起到緩沖器的作用，這樣N型運放1的輸出 端得到一個比10電壓vddio小的，僅僅與vddcore相關的穩(wěn)定偏置VREF_POP，隨著RL7的 阻值的設置，作為一種近似計算，可以得出 F , x處二+ ,9
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上述公式中，Vwef p。p表示偏置電壓VREF_P0P的大??；RKW表示電阻RL7的大小， Rmbp9表示MBP9的等效電阻的大小。偏置電壓VREF_P0P的值可以調整到非常適合做P型運 算放大器的偏置電壓。。 VREF_P0P控制PMOS管MB0P1 ，這樣得到一個比vddio變化更小VREF3的。由于串 聯(lián)電路的作用，在R2和R3之間接入的vddcore，對于適當比例的Rl、 R2、 R3、 R4阻值，電壓 vh和電壓vl的變化也很小，即電壓vh和電壓vl很穩(wěn)定。 從上面的分析，可見10電壓vddio的變化，除VREF2的跟動促使PREDRIVER的 Voutp和Voutn靈活適應vddio的變化外，VREF1、 VREF3和VREF—N0P、 VREF—P0P隨vddio 的變化很小，vh和vl的穩(wěn)定又使輸出的LVDS信號共模范圍不大，這里一般指0. 875v到 1. 525v的窄帶LVDS共模范圍，從而非常適合在10電壓變化時，線路能自適應10的變化。 考慮到LVDS寬帶信號共模范圍也允許從0. 5v到2. 4v的范圍，則本發(fā)明適應性更廣，對于 RSDS(Reduced Swing Differential Signal,低擺幅差分信號)和Mini-LVDS(Mini Low Voltage Differential Signal,小低電壓差分信號)也是能支持的。 這種通過低壓內核電路和高壓10電路分開的拓撲結構，和來源于內核低壓 vddcore又適應10高壓vddio的偏置，能直接適應內核電壓從低壓0. 9v到1. 5v， 10電壓 從1. 8v到高壓5v的微電子電路中，并可用于多路LVDS驅動器中。進一步，如果從整個發(fā) 明的原理看，也是能適應內核電壓低至0. 65v， 10電壓超過高壓5V的LVDS驅動器的微電子 電路中，但以上近似計算式已經(jīng)不再使用。 由于決定整個LVDS驅動器的速率主要是預驅動器PREDRIVER和MU1、 MU2、 MDl、 MD2的開關速度，而本發(fā)明的預驅動器PREDRIVER的增益很小故帶寬可以很大，且MU1、MU2、 MD1、MD2的開關速度僅耐受的最大電流限制，因此整體LVDS驅動器能傳遞的數(shù)據(jù)的速率非 常高，可達到1. 3G比特率(bps)。 應當理解的是，上述針對本發(fā)明具體實施例的描述較為詳細，但不能因此而理解 為對本發(fā)明專利保護范圍的限制，凡經(jīng)過簡易推理和變換都是本發(fā)明所包括的范圍，本發(fā) 明的專利保護范圍應以所附權利要求為準。
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權利要求
一種自適應多種IO電源的低電壓差分信號驅動器，其特征在于，所述驅動器包括差分轉換模塊，用于將內核低壓的數(shù)字信號轉換成差分電壓信號；預放大器，用于將所述差分電壓信號進行放大處理，輸出正、負兩路電壓信號；驅動放大電路，用于對所述預放大器的正、負兩路輸出信號進行放大處理，獲得所述驅動器的輸出。
2. 根據(jù)權利要求l所述的驅動器，其特征在于，所述驅動器還包括串聯(lián)在所述預放大 器的輸出端與所述驅動放大電路輸入端之間的緩沖單元。
3. 根據(jù)權利要求2所述的驅動器，其特征在于，所述驅動放大電路包括兩個PM0S管、 兩個NM0S管和電阻單元；所述預放大器的正輸出分兩路，其中一路通過所述緩沖單元連接一個PM0S管的柵極， 另一路通過所述緩沖單元連接一個NMOS管的柵極；所述預放大器的負輸出分兩路，其中 一路通過所述緩沖單元連接另一個PM0S管的柵極，另一路通過所述緩沖單元連接另一個 NM0S管的柵極；所述兩個PM0S管的源極相連，并連接到正偏置電源端；所述兩個NM0S管的 源極相連，并連接到負偏置電源端；所述一個PM0S管和所述一個NM0S管的漏極相連，并連 接到所述驅動器的正輸出端；所述另一個PMOS管和所述另一個NMOS管的漏極相連，并連接 到驅動器的負輸出端；所述正輸出端與負輸出端之間通過所述電阻單元相連。
4. 根據(jù)權利要求3所述的驅動器，其特征在于，所述正偏置電源端的正電源是利用一 偏置電壓輸入至由N型運算放大器構成的緩沖結構中所獲得；所述負偏置電源端的負電源 是利用另一偏置電壓輸入至由P型運算放大器構成的緩沖結構中所獲得。
5. 根據(jù)權利要求3所述的驅動器，其特征在于，所述正偏置電源端連接到又一 PM0S管 的漏極，此PM0S管的源極接10電壓，此PM0S管的柵極接一控制信號。
6. 根據(jù)權利要求4所述的驅動器，其特征在于，所述驅動器還包括用于根據(jù)內核低 壓和10電壓為驅動器提供偏置電壓的偏置模塊，在偏置模塊中，從內核低電壓通過一個電 阻RL1連接到NM0S管MLN1的漏極，NM0S管MLN1的柵漏相連，NM0S管MLN1的源極接地； NM0S管MLN2的柵極和NM0S管MLN1的柵極相連，NM0S管MLN2的源極接地；NM0S管MLN2 的漏極和PM0S管MBP3的漏極相連，PMOS管MBP3的柵漏相連，PMOS管MBP3的源極接10電 壓，PM0S管MBP4、 PM0S管MBP5、 PM0S管MB0P的柵極和PM0S管MBP3的柵極相連，PM0S管 MBP4、PM0S管MBP5、PM0S管MB0P的源極接到10電壓；PM0S管MBP4的漏端和NM0S管MBN3 的漏端相連，NM0S管MBN3的源極和NM0S管MBN1的漏極相連，NMOS管MBN3的柵極和PM0S 管MBP6以及NM0S管MBN6的漏極相連；PMOS管MBP6和NMOS管MBN6的柵漏相連，PMOS管 MBP6的源極接內核低電壓，NMOS管MBN6的源極接地；PMOS管MBP5和NMOS管MBN4的漏極相連，NMOS管MBN4的源極和NMOS管MBN2的漏極 相連，并提供偏置電壓VREF1， NMOS管MBN4的柵極和反相器INV1和反相器INV2的輸出相 連；NMOS管MBN2的源極接地，NMOS管MBN2的柵極和NMOS管MBN1的柵極連接，PMOS管 MBOP的漏極和NM0S管MB0N1的漏極相連，NMOS管MB0N1的柵漏相連，并輸出偏置電壓VREF— P0P， NMOS管MB0N1的柵漏相連，且NMOS管MB0N1的源極接地；反相器INV1的輸入端和電阻RL2、電阻RL3的一端相連，電阻RL2的另一端連接到10 電壓，電阻RL2、電阻RL3、電阻RL4依次串聯(lián)連接，電阻RL3的另一端和INV2的輸入相連，電阻RL4的一端連接到NMOS管MBN5的漏極，NMOS管MBN5的柵極連接到所述偏置電壓VREF1 ， NMOS管MBN5的源極和電阻RL6相連，電阻RL6的另一端連接到地；所述偏置電壓VREF1的 輸出端和NM0S管MBN9的柵極相連，NMOS管MBN9的源極和漏極接地，形成了一個MOS電容；一N型運放的正相輸入端、以及NM0S管MBN8的源極并一起連接到內核低電壓 vddcore ;所述N型運放的輸出端接到PMOS管MBP9和PMOS管MB0P1的柵極，并形成偏置電 壓VREF_P0P ;PMOS管MBP9的源極接10電壓，PMOS管MBP9的漏極連接到電阻RL7和所述N 型運放的負相輸入端，形成緩沖器結構；N型運放1的偏置為偏置電壓VREF_NOP ;電阻RL7 的另一端接地，PMOS管MB0P1的漏極輸出偏置電壓VREF3 ;NMOS管MBN8的柵漏相連形成偏置電壓VREF2，并且偏置電壓VREF2的輸出端和PMOS 管MBP8的漏極相連；PMOS管MBP8的源極接10電壓，PMOS管MBP8的柵極和PMOS管MBP7 的柵漏極相連；PMOS管MBP7的源極接10電壓，PMOS管MBP7的柵漏極相連，并且PMOS管 MBP7的柵極和PMOS管MBP8的柵極、NMOS管MBN7的漏極相連，NMOS管MBN7的源極接地， NMOS管MBN7的柵極連接偏置電壓VREF1。
7. 根據(jù)權利要求6所述的驅動器，其特征在于，在所述偏置模塊的偏置電壓VREF3輸出 端和內核低壓之間依次通過串聯(lián)電阻Rl、電阻R2、電阻R3、電阻R4接地；在電阻R2和電阻 R3之間接入內核低壓，并且所述電阻Rl和電阻R2之間的輸出接入所述N型運算放大器的 正相輸入端，所述電阻R3和電阻R4的輸出接入所述P型運算放大器的正相輸入端。
8. 根據(jù)權利要求6所述的驅動器，其特征在于，所述預放大器包括PMOS管MN3、 PMOS 管MN4、NM0S管MN1、NM0S管MN2和NMOS管MNO ;經(jīng)所述差分轉換模塊形成的差分信號分別 接到NMOS管MN1和NMOS管MN2的柵極，NMOS管MN1和NMOS管MN2的源極相連，并接NMOS 管MNO的漏極，NMOS管MNO的柵極接所述偏置電壓VREF1 ， NMOS管MNO的源極接地；NMOS管 MN1禾口 NMOS管MN2的漏豐及分另U接PMOS管MN3禾口 PMOS管MN4的源豐及，PMOS管MN3禾口 PMOS 管麗4的柵極接所述偏置電壓VREF2， PMOS管麗3和PMOS管麗4的漏極接所述預放大器的 輸出端；PMOS管MN3和PMOS管MN4的漏極分別通過電阻Rl和電阻R2 —起連接到高壓管MPP1 的漏極；高壓管MPP1的源極接10電壓。
全文摘要
本發(fā)明公開了一種自適應多種IO電源的低電壓差分信號驅動器，其包括差分轉換模塊，用于將內核低壓的數(shù)字信號轉換成差分電壓信號；預放大器，用于將差分電壓信號進行放大處理，輸出正、負兩路電壓信號；驅動放大電路，用于對預放大器的正、負兩路輸出信號進行放大處理，獲得驅動器的輸出。本發(fā)明利用偏置隨電源變化而自動變化，并改造運放的控制范圍，形成新的線路裝置。這種通過低壓內核電路和高壓IO電路分開的拓撲結構，和來源于內核低壓又靈活的適應IO高壓的偏置，適應內核電壓從低壓0.9V到1.5V，IO電壓從1.8V到高壓5V的微電子電路中，并可用于多路LVDS驅動器中，能傳遞的數(shù)據(jù)的速率達到1G比特率(bps)。
文檔編號H03K19/0185GK101741373SQ200810217269
公開日2010年6月16日 申請日期2008年11月5日 優(yōu)先權日2008年11月5日
發(fā)明者易律凡 申請人:中興通訊股份有限公司