專利名稱：電子器件和集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電子器件和集成電路。
技術(shù)背景近來，增加了對集成電路具有更大計(jì)算功率、更大集成密度以及附 加低功耗性能的需求。為了實(shí)現(xiàn)這些要求，深亞微米和納米技術(shù)變得越 來越重要以降低晶體管幾何尺寸，因此電子器件足夠長的使用壽命要求低電源電壓。然而，典型地CMOS集成電路需要驅(qū)動(dòng)或者控制其他外部器 件，可能需要具有較大電壓幅值的輸入信號。例如，外部器件接口在3. 3V 下工作，而現(xiàn)有CM0S技術(shù)只能提供2.5V。因此，新的器件必須能夠提 供3.3V的兼容輸出信號。另一方面，器件可能輸出3.3V的信號，需要 連接至CMOS集成電路，因此CMOS集成也必須能夠接受3. 3V的輸入信號。 換言之，新的2. 5V CMOS工藝集成電路或器件必須能夠提供3. 3V的電源。 此外，3. 3V電源應(yīng)連接至1. 8V CMOS工藝或者2. 5V電源電壓應(yīng)連接至 1.8VCM0S工藝。因此，需要集成電路在使用低電壓CMOS工藝時(shí)在較高 電源電壓下工作。然而，如果高電源直接作用于低電壓MOS晶體管，可能導(dǎo)致晶體管 終端之間的過應(yīng)力，諸如Vds、 Vgs和Vgd。這是有缺陷的，因?yàn)槁O和 源極之間的高壓應(yīng)力可能造成信道之間的過應(yīng)力，繼而造成因?yàn)闊彷d流 子效應(yīng)的信道擊穿。此外，柵極上的高壓可能造成柵極氧化物擊穿，繼 而導(dǎo)致因?yàn)闁艠O氧化物時(shí)變擊穿和壓變擊穿的長期可靠性問題。US5，604，449公開了一種電路設(shè)計(jì)，所述電路設(shè)計(jì)限制晶體管終端 之間的電壓為一個(gè)特定的值。具體地，示出了一種使用低壓CM0S工藝用 于高壓操作的輸出驅(qū)動(dòng)。所述輸出驅(qū)動(dòng)包括麗0S級聯(lián)和PM0S晶體管結(jié) 構(gòu)，以避免晶體管終端之間的過壓應(yīng)力。使用偏置電壓控制上NM0S的柵 極以及級聯(lián)焊盤驅(qū)動(dòng)的下PM0S，即級聯(lián)配置的內(nèi)成對晶體管。下麗0S
的控制柵極和焊盤驅(qū)動(dòng)的上PM0S晶體管(外成對)由來自輸出緩沖器的 預(yù)驅(qū)動(dòng)的信號控制。圖la示出了現(xiàn)有技術(shù)驅(qū)動(dòng)電路的電路圖。具體地，用兩個(gè)PM0S晶 體管P1、 P2和兩個(gè)麗0S晶體管N1、 N2示出了級聯(lián)焊盤驅(qū)動(dòng)結(jié)構(gòu)。所述 焊盤驅(qū)動(dòng)在電源電壓vdde下工作，所述電壓高于用于焊盤驅(qū)動(dòng)的晶體管 Pl、 P2; Nl、 N2的正常應(yīng)力電壓。下PMOS P2的柵極與偏置電壓REFp 相連，上麗0S N2的柵極與另一個(gè)偏置電壓REFn相連。圖lb示出了根據(jù)圖la的驅(qū)動(dòng)電路的電路圖，所述電路帶有PMOS P2 和麗0S N2的柵極一漏極寄生電容器。這些電容器C1和C2是器件寄生 電容器(用虛線示出)且不能消除。因?yàn)楹副P驅(qū)動(dòng)設(shè)計(jì)用于驅(qū)動(dòng)高輸出 載荷，焊盤驅(qū)動(dòng)晶體管的尺寸將相應(yīng)地很大。然而，焊盤驅(qū)動(dòng)晶體管的 尺寸越大，寄生電容越大，將造成高耦合。圖lc示出了可能分壓器的電路圖，為圖la所示的電路提供偏置電 壓。因?yàn)橛糜诤副P驅(qū)動(dòng)的晶體管具有較低應(yīng)力電壓，它們不允許高壓 vdde應(yīng)力穿過其終端。如果用于驅(qū)動(dòng)電路所有晶體管終端之間的最大應(yīng) 力為Vx (其中Vx〈vdde)，則產(chǎn)生偏置電壓REFp和REFn使得所述電壓 (vdde-REFp)應(yīng)總是低于Vx，同時(shí)REFn也應(yīng)總是低于Vx。選擇電阻 Rl、 R2和R3合適的阻抗值生成合適的偏置電壓，以滿足上述條件。使 用電阻分壓器生成偏置電壓REFp和REFn。也可以通過使用M0S晶體管 代替電阻實(shí)現(xiàn)所述分壓器。對于低壓應(yīng)用，標(biāo)準(zhǔn)信號產(chǎn)生器需要損耗低 靜態(tài)電流，使得這些標(biāo)準(zhǔn)信號產(chǎn)生器的輸出阻抗非常高。如果任何噪聲 或者任何信號切換與這些偏置電壓耦合，那么偏壓產(chǎn)生器將不能有效釋 放耦合，或者釋放將持續(xù)很長時(shí)間。圖la和圖lb中所示待的上PM0S Pl的柵極通過來自預(yù)驅(qū)動(dòng)PD的 信號INp控制。INp的電壓擺幅應(yīng)從REFp至vdde，以便PM0S Pl的柵極 和源極之間沒有過壓應(yīng)力。下麗0S Nl的柵極由來自預(yù)驅(qū)動(dòng)PD的信號 INn控制。信號Inn的電壓擺幅應(yīng)從0V至REFn，以便麗0S Nl的柵極與 源極之間的電壓不超過REFn?？梢酝ㄟ^轉(zhuǎn)換器或者US5, 604， 449中描述 的其他電路模塊實(shí)現(xiàn)INp和Inn這些信號。沖器的輸入是邏輯"l"，則終端INp將是REFp， Inn將是0V。終端Netp和OUT都是vdde，終端Netn的電壓將是 (REFn-Vtn )。因此，對于PMOS Pl和P2晶體管，Vds=0V ， Vgs=Vgd-(REFn-vdde)。對于麗OS Nl， Vds= (REFn-Vtn) ， Vgs二OV， Vgd=-(REFn-Vtn) 對于麗OS N2， Vds二vdde-(REFn—Vtn) ， Vgs= Vtn， Vgd=REFn-vdde 可以看出，所有晶體管終端電壓都小于最大允許應(yīng)力電壓Vx。 如果輸出緩沖器的輸入是邏輯"0"，則終端INp將是vdde， Irm將 是REFn。終端Netp和OUT都是0V，終端Netn的電壓將是(REFn+Vtp)。在這種情況下對于麗OS N1和N2， Vds=0V， Vgs=Vgd=REFn 對于PMOSPl， Vds= (REFp+Vtp)-vdde， Vgs=0， Vgd=-(REFp+Vtp) 對于PMOS P2， Vds=-(REFp+Vtp) ， Vgs =-Vtp， Vgd=REFp 可以看出，所有晶體管終端電壓都小于最大允許應(yīng)力電壓Vx。 與偏置電壓耦合的一個(gè)主要源極是焊盤驅(qū)動(dòng)(驅(qū)動(dòng)電路)的PMOS P2 和麗OS N2的柵極-漏極寄生電容。當(dāng)輸出信號OUT從OV增至vdde時(shí)，電容器CI和C2之間的耦合造 成REFp和REFn從其正常值的升高。為了降低靜態(tài)電流，將選擇非常弱 的偏壓產(chǎn)生器。這種弱偏壓產(chǎn)生器將需要很長時(shí)間釋放REFp和REFn至 其正常值。因此，即使對于50腿z的低頻，REFp和REFn的值將幾乎保 持在升高值，幾乎看不見偏壓產(chǎn)生器上的釋放。由于REFp的耦合，REFp 的數(shù)值比其正常值高，因此將降低PM0S晶體管P2的驅(qū)動(dòng)性能，而驅(qū)動(dòng) 的輸出阻抗將增加。因此，麗OS晶體管N1的漏極電壓將高于REFn，造 成麗OS Nl柵極-漏極和漏極-源極之間的過應(yīng)力。類似地，當(dāng)輸出從vdde 降至OV時(shí)，由于電容器C1和C2之間的耦合，REFp和REFn將從其正常 值降低。當(dāng)REFp低于其正常值，PMOS PI漏極的電壓非常接近OV或者 低于正常REFp的數(shù)值，造成了 PMOS PI柵極-漏極和漏極-源極之間的過 應(yīng)力。當(dāng)輸出切換與偏置電壓耦合時(shí)，通過高阻抗偏壓產(chǎn)生器的耦合釋放 將非常緩慢，將需要大量時(shí)間使偏置電壓回到正常值。在耦合之后，偏
置電壓將接近其正常值，在不同時(shí)間，偏置電壓值將不同，造成緩沖器 具有不同寬度的脈沖的不同觸發(fā)點(diǎn)。這將在輸出緩沖器中造成大量抖動(dòng)。圖ld示出了當(dāng)REFp和REFn都是理想值時(shí)圖la所示電路的曲線。 具體地，描述了圖la驅(qū)動(dòng)電路的模擬。該模擬與一個(gè)電路相關(guān)，所述電 路設(shè)計(jì)在cmos090(S0A)工藝中具有16mA驅(qū)動(dòng)能力，其中器件都是2.5V 器件，終端之間的最大允許應(yīng)力是2.75V。標(biāo)準(zhǔn)信號產(chǎn)生器的最大靜態(tài)電流小于5.25"A，基準(zhǔn)電壓值如下REFp=(l/4)*vdde(0. 9V，對于3. 6V vdde)REFn= (3/4) *vdde (2. 7V，對于3. 6V vdde)焊盤驅(qū)動(dòng)MOS的尺寸為PMOS Pl和P2二380u/0.28u，麗OS Nl和 N2二145. 6u/0. 28u。 INp和INn的輸入信號是受迫的，焊盤驅(qū)動(dòng)輸出的上 升時(shí)間和下降時(shí)間維持在2ns (正常操作條件下)。圖ld的模擬示出了當(dāng)REFp和REFn是平基準(zhǔn)電壓時(shí)的輸出(對于 3.6V電源，REFp=0.9V， REFn=2.7V)。在正常工藝和正常溫度下模擬的 輸出上升和下降時(shí)間大約為1.9ns。因此，所述模擬示出了當(dāng)沒有使用反向耦合電路時(shí)在偏置電壓下的 真正耦合。所述模擬用于50MHz頻率正常操作條件(工藝正常，溫度 正常，vdde: 3.6V)。圖le示出了圖la所示電路的模擬結(jié)果曲線。因此，標(biāo)準(zhǔn)信號產(chǎn)生 器產(chǎn)生基準(zhǔn)電壓。該圖示出了 REFp和REFn上的耦合以及輸出OUT的切 換。當(dāng)OUT從高位切換到低位時(shí)，REFp和REFn都從正常值下降。REFn 從正常值2.7V趨于1.5V， REFp從正常值0.9V趨于-lV。此外，標(biāo)準(zhǔn)信 號產(chǎn)生器不能快速釋放偏置電壓上的耦合。圖If示出了圖la所示電路Netp和Netn處的電壓擺幅模擬曲線。 由于偏置電壓上的高耦合，Netp和Netn從OV擺動(dòng)至vdde，造成PMOS PI 和麗OS Nl的過壓應(yīng)力。因此，偏置電壓上的耦合是圖la和lb所示電路的主要問題。為了 以較快速率釋放耦合，需要低阻抗偏壓產(chǎn)生器。然而，這種低阻抗偏壓 產(chǎn)生器將具有大靜態(tài)電流。諸如移動(dòng)電話之類的應(yīng)用不允許大靜態(tài)電流。 盡管上述電路不存在過壓應(yīng)力問題，但是這種拓?fù)涞闹饕焕幨瞧?br> 置電壓上的耦合。 發(fā)明內(nèi)容本發(fā)明的一個(gè)目的是向電子器件提供CMOS電路，所述電路可以在 不顯著增加靜態(tài)電流的情況下最小化偏置電壓上的高耦合。權(quán)利要求1中所述的電子器件實(shí)現(xiàn)了這一目的。因此，提供了一種帶有CMOS電路的電子器件。所述電子器件包括 帶有第一和第二PMOS晶體管以及第一和第二麗OS晶體管的第一驅(qū)動(dòng)電 路。第一驅(qū)動(dòng)電路連接在第一電壓和地之間。驅(qū)動(dòng)電路同時(shí)也與CMOS 電路連接。電子器件還包括第二驅(qū)動(dòng)電路，所述第二驅(qū)動(dòng)電路帶有第三 和第四PM0S晶體管以及第三和第四麗0S晶體管。第二驅(qū)動(dòng)電路連接在 第一電壓和地之間。第二驅(qū)動(dòng)電路是第一驅(qū)動(dòng)電路的互補(bǔ)，并且沿與第 一驅(qū)動(dòng)電路相反的方向切換。第二和第四PM0S晶體管的柵極與第一偏置 電壓相連，第二和第四麗0S晶體管的柵極與第二偏置電壓相連。第一電 容器連接在第四PM0S晶體管的柵極和漏極之間，第二電容器連接在第四 麗0S晶體管的柵極和源極之間。因此，提供了帶有CMOS電路的電子器件以及相應(yīng)的驅(qū)動(dòng)電路，在 去耦偏置電壓的同時(shí)實(shí)現(xiàn)低靜態(tài)電流。因此，這種電子器件也可以用于 移動(dòng)設(shè)備。根據(jù)本發(fā)明的一個(gè)方面，第二驅(qū)動(dòng)電路的尺寸比第一驅(qū)動(dòng)電路的尺 寸小。因此，需要較小的面積實(shí)現(xiàn)第一和第二驅(qū)動(dòng)電路。根據(jù)本發(fā)明的優(yōu)選方面，所述電子器件包括PM0S預(yù)驅(qū)動(dòng)電路，所 述電路與第一 PM0S晶體管的柵極耦合。電子器件還包括麗0S預(yù)驅(qū)動(dòng)電 路，所述電路與第一麗OS晶體管的柵極耦合。第三PMOS晶體管的柵極 與PM0S預(yù)驅(qū)動(dòng)電路耦合或者與第一 PM0S晶體管的漏極耦合。第三麗0S晶體管的柵極與NM0S預(yù)驅(qū)動(dòng)電路耦合或者與第一 NM0S晶體管的漏極耦合。根據(jù)本發(fā)明的另一方面，第三電容器連接在第二 PM0S的柵極和地 之間，第四電容器連接在第二麗OS的柵極和地之間。本發(fā)明還涉及帶有CMOS電路的集成電路。所述集成電路包括帶有第一和第二PMOS晶體管以及第一和第二麗OS晶體管的第一驅(qū)動(dòng)電路。 第一驅(qū)動(dòng)電路連接在第一電壓和地之間。驅(qū)動(dòng)電路還與CMOS電路連接。 所述集成電路還包括帶有第三和第四PM0S晶體管以及第三和第四麗0S 晶體管的第二驅(qū)動(dòng)電路。第二驅(qū)動(dòng)電路連接在第一電壓和地之間。第二 驅(qū)動(dòng)電路是第一驅(qū)動(dòng)電路的互補(bǔ)，并且沿與第一驅(qū)動(dòng)電路相反的方向切 換。第二和第四PM0S晶體管的柵極與第一偏置電壓相連，第二和第四 NM0S晶體管的柵極與第二偏置電壓相連。第一電容器連接在第四PM0S 晶體管的柵極和漏極之間，第二電容器連接在第四NM0S晶體管的柵極和 源極之間。本發(fā)明的其他方面受限于獨(dú)立權(quán)利要求。本發(fā)明涉及在不增加CMOS電路(輸出緩沖器)中的靜態(tài)電流的情 況下最小化偏置電壓上的高耦合。應(yīng)用負(fù)反饋的概念實(shí)現(xiàn)這一點(diǎn)。為了 負(fù)反饋，使用互補(bǔ)驅(qū)動(dòng)電路或者焊盤驅(qū)動(dòng)，切換至主驅(qū)動(dòng)電路或者焊盤 驅(qū)動(dòng)的相反方向。為了節(jié)省占地面積，互補(bǔ)焊盤驅(qū)動(dòng)的尺寸小于主焊盤 驅(qū)動(dòng)器的尺寸?？梢栽谂c互補(bǔ)焊盤驅(qū)動(dòng)M0S相連的偏置電壓的柵極和漏 極增加附加(米勒)電容器，以補(bǔ)償由于MOS尺寸的減小導(dǎo)致的寄生柵 極-漏極電容器的減少。在切換過程中，由于主焊盤驅(qū)動(dòng)器MOS柵極-漏 極寄生電容器，偏置電壓耦合由切換至反向的互補(bǔ)焊盤驅(qū)動(dòng)去耦。柵極-漏極寄生電容器和附加米勒電容器的結(jié)合作用提供了互補(bǔ)焊盤驅(qū)動(dòng)的去 耦。互補(bǔ)焊盤驅(qū)動(dòng)由主焊盤驅(qū)動(dòng)器的輸出控制，使得互補(bǔ)焊盤驅(qū)動(dòng)可以 感測主焊盤驅(qū)動(dòng)器的輸出擺率。如果互補(bǔ)焊盤驅(qū)動(dòng)的輸出擺率由主焊盤 驅(qū)動(dòng)器的輸出擺率控制，那么在所有載荷條件和所有操作條件下主焊盤 驅(qū)動(dòng)器的耦合數(shù)量將與互補(bǔ)焊盤驅(qū)動(dòng)的去耦數(shù)量相同。


將參考附圖描述本發(fā)明的實(shí)施例和有益效果。 圖la示出了現(xiàn)有技術(shù)驅(qū)動(dòng)電路的電路圖；圖lb示出了現(xiàn)有技術(shù)驅(qū)動(dòng)電路的電路圖；圖lc示出了圖la所示驅(qū)動(dòng)電路的分壓器電路圖； 圖ld示出了圖la所示電路的模擬波形曲線； 圖le示出了圖la所示電路的模擬波形曲線；圖If示出了圖la所示電路電壓擺幅的模擬波形曲線;圖2示出了根據(jù)第一實(shí)施例的驅(qū)動(dòng)電路的電路圖；圖3示出了根據(jù)第二實(shí)施例的驅(qū)動(dòng)電路的電路圖；圖4示出了根據(jù)第三實(shí)施例的驅(qū)動(dòng)電路的電路圖；圖5a示出了根據(jù)第三實(shí)施例的驅(qū)動(dòng)電路的電路圖；圖5b示出了圖5a所示電路的電壓擺幅曲線；圖6a示出了根據(jù)第四實(shí)施例的驅(qū)動(dòng)電路的電路圖；圖6b示出了圖6a所示電路的電壓擺幅圖；圖6c示出了圖6a所示電路的電壓擺幅曲線；以及圖6d示出了圖6d所示電路的電壓擺幅曲線。
具體實(shí)施方式
圖2示出了根據(jù)第一實(shí)施例的驅(qū)動(dòng)電路的電路圖。根據(jù)第一實(shí)施例 的驅(qū)動(dòng)電路或者焊盤驅(qū)動(dòng)實(shí)際上與根據(jù)圖la的焊盤驅(qū)動(dòng)對應(yīng)，但是前者 包括兩個(gè)附加去耦電容器。因此，第一和第二PM0S晶體管P1、 P2與第 一和第二麗0S晶體管Nl、 N2相連。第一 PM0S晶體管Pl接收輸入INp， 第一 麗0S晶體管接收輸入INn。此外，第一去耦電容器C5連在REFp和 地之間，第二去耦電容器C6連在REFn和地之間。這些電容器C5、 C6 應(yīng)該安排在焊盤驅(qū)動(dòng)晶體管P2、 N2的柵極附近以降低路由電阻。此外， 這些在P2和N2柵極附近的電容器C5、C6為REFp和REFn處的任何耦合 提供釋放通路。因此，通過在終端REFp和REFn處放置去耦電容器實(shí)現(xiàn) 偏置電壓去耦。然而，本方法的缺點(diǎn)在于它需要占用很大面積的大電容器，可能違 反面積約束。圖3示出了根據(jù)第二實(shí)施例的驅(qū)動(dòng)電路的電路圖。驅(qū)動(dòng)電路包括 PM0S預(yù)驅(qū)動(dòng)30和麗0S預(yù)驅(qū)動(dòng)40，兩者都可以通過節(jié)點(diǎn)IN與CMOS電路 連接。這里，PM0S預(yù)驅(qū)動(dòng)30產(chǎn)生兩個(gè)互補(bǔ)輸出INp和INpbar。控制這兩個(gè)信號的擺率以控制或者調(diào)節(jié)主焊盤驅(qū)動(dòng)器和互補(bǔ)焊盤驅(qū)動(dòng)的輸出擺 率。NMOS預(yù)驅(qū)動(dòng)40產(chǎn)生兩個(gè)互補(bǔ)信號INn和INnbar。同時(shí)控制INn和 INnbar的擺率以控制主焊盤驅(qū)動(dòng)器和互補(bǔ)焊盤驅(qū)動(dòng)的輸出擺率。電路10組成類似圖la所示的主焊盤驅(qū)動(dòng)器?？梢岳脠Dlc所示 的相同方式產(chǎn)生兩個(gè)基準(zhǔn)電壓REFp和REFn。電路20組成互補(bǔ)焊盤驅(qū)動(dòng)。 該互補(bǔ)焊盤驅(qū)動(dòng)包括PM0S P3和P4。晶體管P3的柵極由來自預(yù)驅(qū)動(dòng)30 的信號INpbar控制。晶體管P4的柵極與同樣用于主焊盤驅(qū)動(dòng)器的REFp 相連?；パa(bǔ)焊盤驅(qū)動(dòng)20包括兩個(gè)麗OS晶體管N3和N4。晶體管N3的柵 極由來自預(yù)驅(qū)動(dòng)40的信號INnbar控制。晶體管N4的柵極與同樣用于主 焊盤驅(qū)動(dòng)器的REFp相連。互補(bǔ)焊盤驅(qū)動(dòng)所有晶體管的尺寸都和主焊盤驅(qū) 動(dòng)器晶體管的尺寸相同，以便主焊盤驅(qū)動(dòng)器晶體管P2和N2的寄生柵極-漏極電容等于互補(bǔ)焊盤驅(qū)動(dòng)晶體管P4和N4的寄生柵極-漏極電容。由于 主焊盤驅(qū)動(dòng)器與互補(bǔ)焊盤驅(qū)動(dòng)切換反向，由互補(bǔ)焊盤驅(qū)動(dòng)提供的去耦將 克服由主焊盤驅(qū)動(dòng)器提供的耦合。然而，這一電路的缺點(diǎn)在于需要很大面積用于互補(bǔ)焊盤缺點(diǎn)，同時(shí) 為了使互補(bǔ)焊盤驅(qū)動(dòng)切換至反向需要一個(gè)獨(dú)立的預(yù)驅(qū)動(dòng)。由于主焊盤驅(qū) 動(dòng)器器驅(qū)動(dòng)附加載荷但是互補(bǔ)焊盤驅(qū)動(dòng)感測不到這一附加載荷，附加載 荷的任何變化都將改變主焊盤驅(qū)動(dòng)器的輸出擺率以及改變耦合的數(shù)量。 由于互補(bǔ)焊盤驅(qū)動(dòng)不感測任何輸出載荷，它將不考慮主焊盤驅(qū)動(dòng)器的輸 出擺率(或者輸出載荷)而提供恒定數(shù)量的去耦。因此，在這種情況下， 耦合和去耦的數(shù)量就不相同了。除了這一缺點(diǎn)外，面積約束也限制使用 這種電路。圖4示出了根據(jù)第三實(shí)施例的驅(qū)動(dòng)電路的電路圖。根據(jù)第三實(shí)施例 的焊盤驅(qū)動(dòng)實(shí)際上對應(yīng)于根據(jù)第二實(shí)施例的焊盤驅(qū)動(dòng)。圖4所示電路與 圖3所示電路的唯一不同就是互補(bǔ)焊盤驅(qū)動(dòng)以及米勒電容器C3、C4的尺 寸。為了節(jié)省地方，減小了互補(bǔ)焊盤驅(qū)動(dòng)的晶體管尺寸(例如互補(bǔ)焊盤 驅(qū)動(dòng)的尺寸是主焊盤驅(qū)動(dòng)器尺寸的1/10)。由于晶體管尺寸的減小，PMOS 晶體管P4和腿OS晶體管N4的柵極-漏極電容也減少了 ，不能提供與主 焊盤驅(qū)動(dòng)器提供耦合數(shù)量相同的去耦。為了補(bǔ)償晶體管P4和N4柵極-漏極電容的減小值，使用了如圖4所示的米勒電容器C3和C4。電容器 C3用在PMOS P4的柵極和漏極之間，電容器C4用在麗OS N4的柵極和 漏極之間。選擇這些電容器的大小使得由主焊盤驅(qū)動(dòng)器提供的耦合數(shù)量
與互補(bǔ)焊盤驅(qū)動(dòng)提供的去耦數(shù)量相同。該電路的思路是使用尺寸減小的互補(bǔ)焊盤驅(qū)動(dòng)以及位于偏置控制 晶體管柵極和漏極之間的米勒電容器。如果使用互補(bǔ)焊盤驅(qū)動(dòng)，則為了 補(bǔ)償互補(bǔ)焊盤驅(qū)動(dòng)?xùn)艠O-漏極電容而使用附加米勒電容器將導(dǎo)致焊盤驅(qū) 動(dòng)尺寸的減小。盡管該電路減小了互補(bǔ)焊盤驅(qū)動(dòng)占用的面積，但是該電路的主要缺 點(diǎn)是互補(bǔ)焊盤驅(qū)動(dòng)不能感測輸出載荷的數(shù)值。如果主焊盤驅(qū)動(dòng)器的輸出 擺率隨輸出載荷變化，則耦合數(shù)量也將變化，但是由互補(bǔ)焊盤驅(qū)動(dòng)提供 的去耦數(shù)量將保持不變，由于耦合數(shù)量和去耦數(shù)量的不同，偏置電壓的 電壓值將偏離其正常值。另一個(gè)缺點(diǎn)是需要獨(dú)立的預(yù)驅(qū)動(dòng)來驅(qū)動(dòng)互補(bǔ)焊 盤驅(qū)動(dòng)。因此很難在所有操作條件下匹配主焊盤驅(qū)動(dòng)器和互補(bǔ)焊盤驅(qū)動(dòng) 的輸出擺率，繼而耦合和去耦的數(shù)量將存在差別。圖5a示出了根據(jù)第四實(shí)施例的驅(qū)動(dòng)電路的電路圖。該電路的思路 是使用尺寸減小的互補(bǔ)焊盤驅(qū)動(dòng)，所述驅(qū)動(dòng)由主焊盤驅(qū)動(dòng)器控制并且包 括在偏置控制晶體管柵極和漏極之間的附加米勒電容器。盡管圖4所示 的電路因互補(bǔ)焊盤驅(qū)動(dòng)所需而減小了尺寸，但是這種電路的缺點(diǎn)在于它 不能感測主焊盤驅(qū)動(dòng)器的輸出載荷。由于主焊盤驅(qū)動(dòng)器，在不同載荷條 件和不同操作條件下，由互補(bǔ)焊盤驅(qū)動(dòng)提供的去耦將不同于由主焊盤驅(qū) 動(dòng)器提供的耦合的數(shù)量。圖5a所示的電路與圖4所示的電路類似，唯一 的不同是INpbar和INnbar不由預(yù)驅(qū)動(dòng)產(chǎn)生，而是主焊盤驅(qū)動(dòng)器10的輸 出。PM0S焊盤驅(qū)動(dòng)器30為主焊盤驅(qū)動(dòng)器10的PM0S晶體管Pl產(chǎn)生信號 INp。如上所述，INp的電壓擺幅應(yīng)該從REFp至vdde?？梢院苋菀椎赝?過使用US5， 604， 449中描述的反相器(或者NAND， N0R門)產(chǎn)生INp處 的擺幅，所述專利在此引用作為參考?？刂菩盘朓Np的擺率以按照每個(gè) 規(guī)格控制主焊盤驅(qū)動(dòng)器的輸出擺率。麗0S預(yù)驅(qū)動(dòng)40產(chǎn)生信號INn以控 制主焊盤驅(qū)動(dòng)器10的麗0S晶體管Nl。信號INn的電壓擺幅應(yīng)從0V至REFn?？刂菩盘朓Nn的擺率以按照 每個(gè)規(guī)格輸出主焊盤驅(qū)動(dòng)器的控制擺率輸出。主焊盤驅(qū)動(dòng)器電路10包括 兩個(gè)PM0S晶體管Pl和P2以及兩個(gè)麗0S晶體管Nl和N2。 Pl的柵極由來自PMOS預(yù)驅(qū)動(dòng)30的信號INp控制。PMOS晶體管P2的柵極由偏置電 壓REFp控制。偏置電壓對應(yīng)于圖lc所示的偏壓產(chǎn)生器產(chǎn)生的電壓。上 PMOS晶體管Pl連在電源電壓vdde和節(jié)點(diǎn)Netp之間。PMOS晶體管P2 連在節(jié)點(diǎn)Netp和焊盤驅(qū)動(dòng)輸出OUT之間。圖5a所示的焊盤驅(qū)動(dòng)10包括 兩個(gè)麗OS晶體管Nl和N2。 Nl的柵極由來自麗OS預(yù)驅(qū)動(dòng)40的信號INn 控制。NMOS晶體管N2的柵極由偏置電壓REFn控制，對應(yīng)于圖lc所示 偏壓產(chǎn)生器所產(chǎn)生的偏置電壓。麗OS晶體管Nl連在地和節(jié)點(diǎn)Netn之間。 麗OS晶體管N2連在節(jié)點(diǎn)Netn和主焊盤驅(qū)動(dòng)器輸出OUT之間。互補(bǔ)焊盤 驅(qū)動(dòng)20包括兩個(gè)PMOS晶體管P3和P4以及兩個(gè)麗OS晶體管N3和N4。 PMOS晶體管P3的柵極由信號INpbar控制。INpbar連在主焊盤驅(qū)動(dòng)器 10的節(jié)點(diǎn)Netp上。晶體管P3的源極連在vdde上，漏極連在PMOS晶體 管P4的源極上。晶體管P4的柵極由偏置電壓REFp (同時(shí)控制主焊盤驅(qū) 動(dòng)器PMOS P2的柵極)控制。晶體管P4的源極連在PMOS晶體管P3的漏 極，晶體管P4的漏極連在中間節(jié)點(diǎn)MID上?；パa(bǔ)焊盤驅(qū)動(dòng)20的麗OS 晶體管N3的柵極由信號INnbar控制。INnbar連在主焊盤驅(qū)動(dòng)器10的 節(jié)點(diǎn)Netn上。晶體管N3的源極接地，漏極連在麗OS N4的源極上。麗OS 晶體管N4的柵極由偏置電壓REFn (同時(shí)控制主焊盤驅(qū)動(dòng)器N2的柵極) 控制。晶體管N4的源極連在晶體管N3的漏極上，漏極連在中間節(jié)點(diǎn)MID 上。電容器C3連在PM0SP4的柵極和漏極之間，電容器C4連在麗0SN4 的柵極和漏極之間。主焊盤驅(qū)動(dòng)器和互補(bǔ)焊盤驅(qū)動(dòng)的級聯(lián)結(jié)構(gòu)用于限制晶體管之間的 電壓應(yīng)力。Netp的電壓擺幅將從(REFp+Vtp)至vdde，因此互補(bǔ)焊盤驅(qū)動(dòng) 20的PMOS晶體管P3將不會(huì)面臨任何過壓應(yīng)力。類似地，INnbar的電壓 擺幅將從(REFn-Vtn)，麗OS晶體管N3也將不會(huì)面臨任何過壓應(yīng)力問題。互補(bǔ)焊盤驅(qū)動(dòng)晶體管尺寸小于主焊盤驅(qū)動(dòng)器晶體管尺寸，例如互補(bǔ) 焊盤驅(qū)動(dòng)晶體管面積是主焊盤驅(qū)動(dòng)器晶體管面積的1/10。這里晶體管面 積主要是指晶體管的寬度。因此所以互補(bǔ)焊盤驅(qū)動(dòng)PMOS晶體管(P3和 P4)的寬度將是主焊盤驅(qū)動(dòng)器PMOS晶體管(P1和P2)寬度的1/10?；?補(bǔ)焊盤驅(qū)動(dòng)麗OS晶體管(N3和N4)的寬度是主焊盤驅(qū)動(dòng)器腿OS晶體管 (Nl和N2)寬度的1/10。由于主焊盤驅(qū)動(dòng)器PMOS晶體管P2的寬度大
于互補(bǔ)焊盤驅(qū)動(dòng)PM0S晶體管P4的寬度，晶體管P2的柵極-漏極寄生電 容將大于晶體管P4的柵極-漏極寄生電容。為了補(bǔ)償這一電容，米勒電 容器C3連在PM0S晶體管P4的柵極和漏極之間。類似地，為了補(bǔ)償麗0S 晶體管N2的柵極-漏極寄生電容，米勒電容器C4連在麗0S晶體管N4 的柵極和漏極之間。由于圖5a所示的輸出緩沖器輸入信號IN的切換，輸出緩沖器輸出 OUT也將切換。如果輸出緩沖器的輸出(即主焊盤驅(qū)動(dòng)器的輸出)從邏 輯"0"切換至邏輯"1"， OUT處的電壓將從0V升至vdde。 OUT處的切 換與弱偏置電壓REFp和REFn相連。因?yàn)镽EFp和REFn的耦合電壓值將 超過其正常值而且因?yàn)槠卯a(chǎn)生器非常弱(為了降低靜態(tài)功率損耗)，偏 置電壓處的耦合將不能以較快的速度釋放。當(dāng)OUT從0V切換至vdde時(shí)， Netp也從(REFp+Vtp)切換至vdde， Netn從0V切換至(REFn-Vtn) 。 Netp 和Netn的這一切換關(guān)閉了晶體管P3，打開了晶體管N3。因此，節(jié)點(diǎn)MID 處的電壓開始從vdde降至0V，造成REFp和REFn在反向耦合。由晶體 管P4和米勒電容器C3的柵極-漏極寄生電容提供的去耦應(yīng)該與PMOS晶 體管P2和主焊盤驅(qū)動(dòng)器的柵極-漏極寄生電容提供的耦合相等。用相同 的方式，由晶體管N4和米勒電容器C4的柵極-漏極寄生電容提供的去耦 應(yīng)該與主焊盤驅(qū)動(dòng)器麗OS晶體管N2的柵極-漏極寄生電容提供的耦合相 等。因此，主焊盤驅(qū)動(dòng)器提供的REFp處的反向耦合數(shù)量將與互補(bǔ)焊盤驅(qū) 動(dòng)提供的REFn處逆耦合(或者去耦)的數(shù)量相等。當(dāng)主焊盤驅(qū)動(dòng)器的輸 出從OV切換至vdde時(shí)，由主焊盤驅(qū)動(dòng)器提供的偏置電壓處的耦合由互 補(bǔ)焊盤驅(qū)動(dòng)去耦?，F(xiàn)在考慮當(dāng)主焊盤驅(qū)動(dòng)器輸出OUT從vdde切換至OV時(shí)的情況，互 補(bǔ)焊盤驅(qū)動(dòng)的節(jié)點(diǎn)MID從OV切換至vdde，因此由主焊盤驅(qū)動(dòng)器提供的 在偏置電壓處的耦合數(shù)量將由互補(bǔ)悍盤驅(qū)動(dòng)補(bǔ)償。對比圖4中所示的互補(bǔ)焊盤驅(qū)動(dòng)由預(yù)驅(qū)動(dòng)產(chǎn)生的信號控制的電路， 這里互補(bǔ)焯盤驅(qū)動(dòng)由主焊盤驅(qū)動(dòng)器的輸出控制。如果主焊盤驅(qū)動(dòng)器輸出OUT的擺率因?yàn)椴僮鳁l件的變化而變化，互補(bǔ)焊盤驅(qū)動(dòng)可以感測這一變 化。由互補(bǔ)焊盤驅(qū)動(dòng)提供的去耦數(shù)量取決于主焊盤驅(qū)動(dòng)器中的耦合數(shù)量。 如果主焊盤驅(qū)動(dòng)器的擺率因外加載荷變化而變化，互補(bǔ)焊盤驅(qū)動(dòng)將感測
這一變化，提供合適的去耦。圖5b示出了圖5a所示電路的模擬結(jié)果曲線。這里，示出了 REFp 和REFn的模擬結(jié)果以及OUT和MID與REFp和REFn的波形圖。該模擬用 于正常工藝，25°C， 3.6Vvdde。在該圖中，由主焊盤驅(qū)動(dòng)器提供的耦合 完全被互補(bǔ)焊盤驅(qū)動(dòng)去耦。互補(bǔ)焊盤驅(qū)動(dòng)和圖5a中的米勒電容器C3和 C4占據(jù)主焊盤驅(qū)動(dòng)器面積的一半。電路元件尺寸如下PM0S Pl和P2=380u/0.28u麗4S Nl和N2=145. 6u/0. 28uPM0S P3和P4=38u/0. 28u,S N3和N4=14. 5u/0. 28uC3:兩個(gè)背靠背相連的PMOS，每個(gè)都是258fFC4:兩個(gè)背靠背相連的PMOS，每個(gè)都是95fF切換時(shí)，短時(shí)尖峰出現(xiàn)在REFp和REFn處。由短時(shí)尖峰造成的偏置 電壓上的抖動(dòng)將限制輸出驅(qū)動(dòng)的最大比特率。當(dāng)OUT從高位切換至低位 (或者從低位至高位)時(shí)，REFp和REFn需要大約3ns時(shí)間設(shè)置至正常 值。這將限制最大比特率大約為334Mbps?；趹?yīng)用和操作條件，最大 比特率將不得不重新計(jì)算。圖6a示出了根據(jù)第五實(shí)施例的驅(qū)動(dòng)電路的電路圖。這里互補(bǔ)焊盤 驅(qū)動(dòng)20由主焊盤驅(qū)動(dòng)器10的輸出控制，這樣將在主焊盤驅(qū)動(dòng)器的耦合 時(shí)間與互補(bǔ)焊盤驅(qū)動(dòng)的逆耦合時(shí)間之間存在一定的延遲。圖6a所示的電 路對應(yīng)于圖5a所示的電路。唯一的不同是去耦電容器C5和C6分別連接 在REFp和REFn處。將在耦合延遲之后出現(xiàn)逆耦合。由于這一小的延遲， 將在偏置電壓處出現(xiàn)一些短時(shí)尖峰?？梢酝ㄟ^在REFp和REFn處增加電 容器抑制這些短時(shí)尖峰。因?yàn)橛眠@些在REFp和REFn處接地的去耦電容 器抑制短時(shí)尖峰，和上述電容值相比這些電容值將非常小。在REFp和 REFn處的這些低值去耦電容器也將幫助釋放任何從任何其他源極與這 些偏置電壓相連的噪聲。由于相鄰路徑上發(fā)生的切換， 一些噪聲可能與 偏置電壓耦合。圖6b示出了圖6a所示電路的模擬圖。根據(jù)圖5b， REFp和REFn處 的耦合由互補(bǔ)焊盤驅(qū)動(dòng)去耦，根據(jù)圖6a使用去耦電容器來從REFp、REFn 減少短時(shí)尖峰。連接電容器CS和C6以去耦偏置電壓處的短時(shí)尖峰。去 耦電容器的使用將提高輸出緩沖器的比特率，降低耦合峰值。圖5a和圖6a的不同在于僅提供去耦電容器(〔5=2. 3pF; C6=l. 3pF)。 當(dāng)模擬圖2的電路時(shí)，REFp和REFn需要的去耦電容器非常大。在 這種情況下，C5是32pf， C6是14pf。相應(yīng)地，圖2中的電路需要總共 大約46pF的電容。但是互補(bǔ)焊盤驅(qū)動(dòng)以及米勒電容器C3和C4、去耦電 容器C5和C6占據(jù)的面積將等于一個(gè)5pF電容器占據(jù)的面積相等。因此 和圖2的方法對比，圖6a所示的方法占用前者面積的1/9。因?yàn)閳D6a 所示的電路可以抑制REFp和REFn處的短時(shí)尖峰，它可以用于較高的比 特率。圖6c示出了圖6a所示電路的模擬圖。這里示出了不同操作條件下 圖6所示的REFn和REFp結(jié)果。這些操作條件是工藝:正常溫度25。C; vdde:3. 6V工藝:快速溫度-40°C; vdde:3. 6V工藝:慢速溫度125。C; vdde:3. 6V工藝:snfp溫度:1250°C; vdde: 3.6V工藝:fnsp溫度:-40。C; vdde:3. 6V對于所有上述模擬，vdde僅采用3. 6V，以便可以觀察到REFp和REFn 上的變化，因?yàn)镽EFp和REFn具有vdde依賴性。圖6c波形的主要目的是示出不同操作條件下，OUT和MID的擺率是 在變化的。Cl和C2提供的電容也是在變化的。但是由于輸出OUT控制 MID的擺率，由主焊盤驅(qū)動(dòng)器提供的耦合數(shù)量與由互補(bǔ)焊盤驅(qū)動(dòng)提供的 去耦數(shù)量相等。從圖6c所示的波形可以看出對于所有操作條件，在切換 一些時(shí)間之后REFp和REFn達(dá)到其正常值。圖6d示出了圖6d所示電路的模擬圖。這里描述了在上述操作條件 下OUT和MID的模擬結(jié)果。該波形示出了在不同操作條件下OUT和MID 彼此之間如何變化?？梢郧宄乜闯霎?dāng)OUT的擺率下降時(shí)，MID的擺率 下降，因?yàn)镺UT控制著MID的擺率。這一特征構(gòu)成了本發(fā)明的優(yōu)點(diǎn)。由 于這一性質(zhì)，對于所有操作條件由主焊盤驅(qū)動(dòng)器提供的耦合數(shù)量將與互 補(bǔ)焊盤驅(qū)動(dòng)提供的去耦數(shù)量相等。上述電路通過使用逆耦合技術(shù)消除了由偏置電壓上的耦合造成的 問題。該電路可以用于設(shè)計(jì)在較高電源電壓下工作的晶體管，所述電源電 壓使用低壓器件具有非常低的靜態(tài)電流損耗。因?yàn)樵谠S多應(yīng)用中都需要 低靜態(tài)電流電路，例如移動(dòng)電話，電路設(shè)計(jì)的這種技術(shù)非常有用。當(dāng)前CMOS工藝的趨勢清楚地示出了器件幾何尺寸的縮小，導(dǎo)致低 應(yīng)力電壓的限制。然而，由于兼容問題，應(yīng)用或者產(chǎn)品市場在相同速率 下不減小電源電壓。因此，未來帶有低壓器件高壓電路的設(shè)計(jì)要求只能 不斷提高。應(yīng)該注意上述實(shí)施例僅作示例而不是限制本發(fā)明，本領(lǐng)域普通技術(shù) 人員將能夠在不偏離所附權(quán)利要求范圍的情況下設(shè)計(jì)出許多替代實(shí)施 例。在權(quán)利要求中，括號中任何參考數(shù)字都不能被認(rèn)為是對范圍的限制。 詞語"包括"不排除權(quán)利要求羅列元件或步驟之外的其他元件或步驟。 元件之前的詞語"一個(gè)"不排除多個(gè)這種元件出現(xiàn)的可能。在器件權(quán)利 要求中列舉了一些方法，這些方法中的一些可以用一個(gè)或者相同硬件項(xiàng) 目表示。事實(shí)上在彼此不同的獨(dú)立權(quán)利要求中引用的方法不表示這些方 法的結(jié)合不能以獲得優(yōu)勢。此外，權(quán)利要求中任何參考數(shù)字都不能被認(rèn)為是對權(quán)利要求范圍的 限制。
權(quán)利要求
1. 一種電子器件，包括CMOS電路(CC)；第一驅(qū)動(dòng)電路(10)，帶有連在第一電壓(vdde)和地之間的第一和第二PMOS晶體管(P1、P2)以及第一和第二NMOS晶體管(N1，N2)，其中第一驅(qū)動(dòng)電路(10)連至CMOS電路(CC)；第二驅(qū)動(dòng)電路(20)，帶有連在第一電壓(vdde)和地之間的第三和第四PMOS晶體管(P3、P4)以及第三和第四NMOS晶體管(N3，N4)；所述第二驅(qū)動(dòng)電路(20)是第一驅(qū)動(dòng)電路(10)的互補(bǔ)電路，并且沿與第一驅(qū)動(dòng)電路(10)的相反方向切換；其中第二和第四PMOS晶體管(P2、P4)的柵極連在第一偏置電壓(REFp)，第二和第四NMOS晶體管(N2、N4)的柵極連在第二偏置電壓(REFn)；以及其中第一電容器(C3)連在第四PMOS晶體管(P4)的柵極和漏極之間，并且第二電容器(C4)連在第四NMOS晶體管(N4)的柵極和源極之間。
2. 根據(jù)權(quán)利要求l中所述的電子器件，其中所述第二驅(qū)動(dòng)電路(20)的尺寸小于所述第一驅(qū)動(dòng)電路(10)的尺寸。
3. 根據(jù)權(quán)利要求2中所述的電子器件，還包括 PMOS預(yù)驅(qū)動(dòng)電路(30)，連在第一PMOS晶體管(Pl)的柵極； 麗0S預(yù)驅(qū)動(dòng)電路(40)，連在第一匪OS晶體管(Nl)的柵極； 其中第三PMOS晶體管(P3)的柵極連在PMOS預(yù)驅(qū)動(dòng)電路(30)或者連在第一PMOS晶體管(Pl)的漏極；其中第三麗OS晶體管(N3)的柵極連在麗OS預(yù)驅(qū)動(dòng)電路(40)或 者連在第一麗OS晶體管(Nl)的漏極。
4. 根據(jù)權(quán)利要求1或3中所述的電子器件，還包括 第三電容器(C5)，連在第二PMOS晶體管(P2)的柵極和地之間，以及第四電容器(C6)，連在第二麗OS晶體管(N2)的柵極和地之間。
5. —種集成電路，包括CMOS電路(CC);第一驅(qū)動(dòng)電路(10)，帶有連在第一電壓(vdde)和地之間的第一 和第二PMOS晶體管(Pl、 P2)以及第一和第二麗OS晶體管(Nl， N2)， 其中第一驅(qū)動(dòng)電路(10)連至CM0S電路(CC);第二驅(qū)動(dòng)電路(20)，帶有連在第一電壓(vdde)和地之間的第三 和第四PMOS晶體管(P3、 P4)以及第三和第四麗OS晶體管(N3， N4);所述第二驅(qū)動(dòng)電路(20)是第一驅(qū)動(dòng)電路(10)的互補(bǔ)電路，并且 沿與第一驅(qū)動(dòng)電路(10)的相反方向切換；其中第二和第四PM0S晶體管(P2、 P4)的柵極連在第一偏置電壓 (REFp)，第二和第四麗OS晶體管(N2、 N4)的柵極連在第二偏置電壓 (REFn);以及其中第一電容器(C3)連在第四PM0S晶體管(P4)的柵極和漏極 之間，第二電容器(C4)連在第四麗0S晶體管(N4)的柵極和源極之間。
6. —種發(fā)射機(jī)，包括權(quán)利要求1至4中任一權(quán)利要求中所述的電 子器件。
全文摘要
提供了一種帶有CMOS電路(CC)的電子器件。所述電子器件包括第一驅(qū)動(dòng)電路(10)，所述第一驅(qū)動(dòng)電路具有第一和第二PMOS晶體管(P1、P2)以及第一和第二NMOS晶體管(N1、N2)。第一驅(qū)動(dòng)電路(10)連接第一電壓(vdde)和地之間。驅(qū)動(dòng)電路同時(shí)也與CMOS電路(CC)連接。電子器件還包括第二驅(qū)動(dòng)電路(20)，所述第二驅(qū)動(dòng)電路帶有第三和第四PMOS晶體管(P3、P4)以及第三和第四NMOS晶體管(N3、N4)。第二驅(qū)動(dòng)電路(20)連接在第一電壓(vdde)和地之間。第二驅(qū)動(dòng)電路(20)是第一驅(qū)動(dòng)電路(10)的互補(bǔ)電路，并且沿與第一驅(qū)動(dòng)電路(10)相反的方向切換。第二和第四PMOS晶體管(P2、P4)的柵極與第一偏置電壓(REPp)相連，第二和第四NMOS晶體管(N2、N4)的柵極與第二偏置電壓(REFn)相連。第一電容器(C3)連接在第四PMOS晶體管(P4)的柵極和漏極之間，第二電容器(C4)連接在第四NMOS晶體管(N4)的柵極和源極之間。
文檔編號H03K19/003GK101401310SQ200780009081
公開日2009年4月1日 申請日期2007年3月13日 優(yōu)先權(quán)日2006年3月16日
發(fā)明者蘇尼爾·錢德拉 申請人:Nxp股份有限公司