專利名稱：芯片泄漏電流的檢測和補償?shù)碾娐吩O(shè)備和方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及集成電路，具體地，涉及集成電路中的泄漏電流。更具 體地，本發(fā)明涉及集成電路中的泄漏電流的補償。
背景技術(shù)：
在集成電路(IC)制造工藝中，較低的閾值電壓和較小的晶體管幾何結(jié) 構(gòu)導(dǎo)致較高的泄漏電流，泄漏電流被定義為當晶體管關(guān)閉時，流過該晶體 管的電流。閾值電壓是指晶體管導(dǎo)通時的電壓。泄漏電流消耗能量并且減少 使用電池能量的便攜式設(shè)備的待機時間。因此，在不犧牲太多性能的情況下 減少泄漏電流是IC設(shè)計中的主要挑戰(zhàn)之一。IC電路變得越小，泄漏電流越 成問題。這是因為泄漏電流隨著晶體管尺寸的減小而高速增加。
隨著處理縮放(scaling)而增加的子閾值泄漏電流已迫使設(shè)計者們增大 動態(tài)電路中的保持器(其提供穩(wěn)定效果)的尺寸，以獲得在最壞情況的泄漏 角(comer)中的可接受的魯棒。各種研究顯示在芯片到芯片的N型場效應(yīng) 管(NFET)泄漏具有很寬的變化范圍。該變化指示大量的低泄漏芯片遭受 著由于不必要的過大尺寸的保持器帶來的性能損失。不幸的是，過量的泄漏 芯片仍然不能通過對較快角泄漏依尺寸制作保持器而滿足魯棒性要求。這種 不能滿足性能需求暴露了在寬范圍的芯片間或芯片內(nèi)變化下使用的傳統(tǒng)保 持器的缺點。
動態(tài)處理補償(PCD)電路技術(shù)以通過(a)恢復(fù)最壞情況泄漏芯片的魯棒 性和(b)提高低泄漏芯片的性能來提高總體魯棒性并延遲變化擴展。和現(xiàn)有的 固定強度的保持器技術(shù)不同，該PCD電路技術(shù)利用了可編程的保持器，其 中基于各個芯片泄漏、最優(yōu)地編程保持器。在PCD實施中，對8路寄存器 隊列的局部位線(LBL)施加數(shù)字編程的3位保持器。加有二進制的三個保 持器中的每一個分別具有寬度W、 2W和4W，它們可以通過表明預(yù)編碼的 3位全局發(fā)送的控制信號而被激活或去活。這些全局信號需要與芯片泄漏統(tǒng) 計量合并，并且與手動實施的脫機采樣和統(tǒng)計程序合并。因此，這些全局發(fā)
送的控制信號的使用通常代價很大而且耗時。

發(fā)明內(nèi)容
公開了 一種用于在動態(tài)電路中自動檢測并最優(yōu)補償寬范圍的芯片泄漏 電流的方法和系統(tǒng)。自適應(yīng)保持器通過最優(yōu)控制的補償電流跟蹤電流泄漏并 降低泄漏效應(yīng)。所述自適應(yīng)保持器利用2級嵌入式電流鏡電路、虛設(shè)
(dummy)單元和自適應(yīng)保持器晶體管來補償泄漏電流。通過所述虛設(shè)單元 將所述自適應(yīng)保持器電路對于靜態(tài)和動態(tài)電路部件的負載影響(如，對存儲 器單元的影響)最小化。所述虛設(shè)單元本質(zhì)上是一個泄漏電流監(jiān)測設(shè)備，其 檢測并匹配來自所述動態(tài)電路部件的即時泄漏電流。通過所述2級電流鏡電 路的泄漏放大提供了保持器晶體管中的最佳電流強度。所述放大水平是由在 所述2級電流鏡電路的泄漏電流路徑內(nèi)的晶體管的尺寸確定的。在預(yù)充電階 段，保持器晶體管允許該放大的泄漏電流通過。利用該最優(yōu)放大的泄漏電流 來補償泄漏導(dǎo)致的在該電路的輸出處的壓降。這樣，所述自適應(yīng)保持器實時 地確保了電路的魯棒性。
通過下面詳細的書面描述，本發(fā)明的上述和另外的目的、特性、和優(yōu)點 將變得顯而易見。


通過結(jié)合附圖閱讀時參考下面圖解的實施例的詳細描述，將最佳地理解 本發(fā)明自身、其優(yōu)選使用方式、及其更多目的和優(yōu)點，其中.
圖1圖解了根據(jù)現(xiàn)有技術(shù)的用于泄漏電流補償?shù)膫鹘y(tǒng)的固定強度保持
器；
圖2圖解了根據(jù)現(xiàn)有技術(shù)的用于泄漏電流補償?shù)臄?shù)字可編程保持器； 圖3圖解了根據(jù)示范性實施例的用于泄漏電流補償?shù)淖詣幼赃m應(yīng)保持 器；以及
圖4是圖解了在寬范圍的泄漏電流變化下自適應(yīng)保持器系統(tǒng)的模擬結(jié) 果的波形。
具體實施例方式
本發(fā)明提供了 一種在動態(tài)電路中用于自動檢測并最優(yōu)補償寬范圍的芯
片泄漏電流的方法和系統(tǒng)。自適應(yīng)保持器通過最優(yōu)控制的補償電流跟蹤電流 泄漏并降低泄漏效應(yīng)。所述自適應(yīng)保持器利用2級嵌入式電流鏡電路、虛設(shè) 單元和自適應(yīng)保持器晶體管來補償泄漏電流。通過所述虛設(shè)單元將所述自適 應(yīng)保持器電路對于靜態(tài)和動態(tài)電路部件的負載影響(如，對存儲器單元的影 響)最小化。所述虛設(shè)單元本質(zhì)上是一個泄漏電流監(jiān)測設(shè)備，其檢測并匹配
來自所述動態(tài)電路部件的即時泄漏電流。通過所述2級電流鏡電路的泄漏放 大提供了保持器晶體管中的最佳電流強度。所述放大等級是由在所述2級電 流鏡電路的泄漏電流路徑內(nèi)的晶體管的尺寸確定的。在預(yù)充電階段，保持器 晶體管允許該放大的泄漏電流通過。利用該最優(yōu)放大的泄漏電流來補償在該 電路的輸出處的泄漏導(dǎo)致的壓降。這樣，所述自適應(yīng)保持器實時地確保了電 路的魯棒性。
在下面對本發(fā)明的示范性實施例的詳細描述中，足夠詳細地描述在其中 可以實踐本發(fā)明的特定示范性實施例，以使本領(lǐng)域技術(shù)人員能夠?qū)嵺`本發(fā) 明，并且應(yīng)當理解，在不脫離本發(fā)明的精神或范圍的情況下，可以利用其它 實施例，并且可以做出邏輯的、結(jié)構(gòu)的、程序的、機械的、電的和其它改變。 因此，下面的詳細描述不是限制意義上的，并且本發(fā)明的范圍僅由所附的權(quán) 利要求限定。
也應(yīng)當理解，特定參數(shù)名稱的使用僅僅是示例，而不意味著對本發(fā)明施 加任何限制。因此可以無限制地使用與被用作描述上述參數(shù)不同的命名法/ 術(shù)語來實現(xiàn)本發(fā)明。同樣，為了區(qū)別相似的電路部件，在說明書和權(quán)利要求 書內(nèi)使用了術(shù)語"第一'，和"第二，，和"初級，，和"二級"。這些術(shù)語的使 用不意味著對特定部件施加任何分級差別(數(shù)字或其它方式)，并且提供這 些術(shù)語僅僅是為了清楚地描述各種相似的部件。
現(xiàn)在參考這些圖，圖1圖解了根據(jù)現(xiàn)有技術(shù)的在集成電路中用于泄漏電 流補償?shù)膫鹘y(tǒng)的固定強度保持器。電路100包括靜態(tài)保持器101,其包括(開 關(guān))PEFT晶體管(M2) 102。電路100還包括存儲器負載111,其是一個8 路動態(tài)寄存器隊列，每一路具有初級NFET114和附加電路(未具體參考)。 電路100還包括輸入P型場效應(yīng)晶體管(PFET) 116和提供輸出109的輸出 NAND門108。輸入PFET 116具有耦接到輸入PFET Ml16的基極的時鐘 輸入(CLK)。輸出NAND門108具有兩個輸入信號通道LBL0 107和LBL1。 LBL是指局部(local)位線。LBL0 107提供連接節(jié)點，每個初級NFET114
的源極、輸入PFET Ml U6的漏極、和在靜態(tài)保持器101內(nèi)的PFET ( M2 ) 102的漏極在該連接節(jié)點處連接。
在電路100的操作中，靜態(tài)保持器101被用于在動態(tài)寄存器隊列(存儲 器負載111 )的LBL0節(jié)點處對動態(tài)節(jié)點LBLO 107進行泄漏補償。在電路 100中，在預(yù)充電階段，接通輸入晶體管M1 116將輸入信號通道(或有線 節(jié)點)LBLO 107充電到高電平。輸入信號通道LBLO 107具有由初級NFET 114連接的8路存儲器負載111。當LBLO 107被充電到高電平時，在所有的 NFET存儲器路徑中都發(fā)生電流泄漏。由于泄漏直接影響電路的魯棒性，所 以靜態(tài)保持器101被用于提供對節(jié)點LBLO 107進行充電的電流路徑，以盡 力補償泄漏引起的壓降。靜態(tài)保持器101在泄漏變化最小的時候工作，而當 泄漏變化變大的時候則不能很好地工作。此外，由于與靜態(tài)保持器101相關(guān) 的是固定強度的補償，因此當靜態(tài)保持器101需要平衡讀取延遲和魯棒性需 求時，靜態(tài)保持器101不能很好地工作。
圖2圖解了根據(jù)現(xiàn)有技術(shù)的在集成電路中用于泄漏電流補償?shù)臄?shù)字可 編程保持器。電路200包括3位的保持器201，其包括第一二進制保持器202、 第二二進制保持器203和第三二進制保持器204。三個位保持器包括輸入控 制信號端(b[2:0]) 205。與圖1的電路100相似，電路200還包括一個8位 動態(tài)寄存器隊列(存儲器負載211)，其在初級NFET ( RdO: Rd7)214的源 極處連接到輸出NAND門208的輸入信號通道LBL0 207。 NAND門208具 有兩個輸入信號通道LBLO 207和LBL1，并提供輸出209。輸入PFET 216 具有耦接到其基極的時鐘輸入(CLK )。 3位保持器201的每個二進制保持器 202、 203、 204也連接到LBLO 207。
在電路200中，具有有限的離散強度值的數(shù)字可編程保持器(3位保持 器201)被用于處理變化補償。在電路200中所圖解的泄漏電流補償方法被 稱為動態(tài)處理補償(PCD)電路技術(shù)。通過以3位可編程保持器201代替電 路100中的傳統(tǒng)保持器，實現(xiàn)了電路200的增強電路。3位可編程保持器201 由三個二進制加權(quán)的保持器(第一二進制保持器202、第二二進制保持器203 和第三二進制保持器204)組成，它們分別具有寬度W、 2W和4W。這些 單獨的保持器可以由輸入端b[2:0] 205處提供的預(yù)編碼的3位全局發(fā)送的控 制信號輸入來激活或去活。此外，這些控制信號可以由芯片泄漏統(tǒng)計量來確 定。研究顯示在PCD方案的LBLO上的過量的動態(tài)節(jié)點電容引起7%的LBL
延遲的不利后果。但是通低泄漏芯片上縮小保持器的尺寸所獲得的(報告) 加速而彌補了這個不利后果。
圖3圖解了根據(jù)示范性實施例的在集成電路中用于泄漏電流補償?shù)淖?br> 動自適應(yīng)保持器。集成電路(IC) 300包括存儲器負載311，其是8位動態(tài) 寄存器隊列(8位存儲器單元)，其中每一路具有初級NFET314、 二級NFET 315和不特定與本發(fā)明相關(guān)的附加寄存器電路(如圖所示)。在IC 300中， 存儲器單元311包括讀取輸入Rd
312,其是向初級NFET314的控制柵 極的輸入。存儲器單元311還包括狀態(tài)D
313，其代表向二級NFET 315 的控制柵極的輸入。
IC 300還包括輸入PFET ( M9 ) 316和提供輸出309的輸出NAND門 308。輸入PFET316具有耦接到輸入PFET315的基極的時鐘輸入(CLK )。 輸出NAND門308具有兩個輸入信號通道LBL0 307和LBL1，其中LBL是 指局部位線。LBL0 307是有線信號通道，其提供連接節(jié)點，存儲器負載3U 的每個初級NFET314的源極、輸入PFET316的漏極、虛設(shè)存儲器單元321 (將在下面描述)的初級NFET (M7 ) 323的源極、和自適應(yīng)保持器301內(nèi) 的反饋PFET晶體管(M6) 305的源極在該連接節(jié)點處連接，現(xiàn)在描述此 LBLO 307。
在預(yù)充電階段，接通輸入PFET 316將輸入信號通道(或有線節(jié)點)LBLO 307充電到高電平。輸入信號通道LBL0 307具有由初級NFET314連接的8 路存儲器負載311。當LBLO 307被充電到高電平時，在所有的NFET存儲 器路徑中都發(fā)生電流泄漏。
為了降低在IC300內(nèi)的存儲器負載311的操作期間的泄漏電流的影響， 給IC 300增加了三個電路子系統(tǒng)，即，自適應(yīng)保持器301、虛設(shè)存儲器單元 321、和第一級電流鏡(C.M.l) 331。自適應(yīng)保持器301包括第二級電流鏡 (C.M.2 ) 302,其包括兩個PFET:第一 PFET ( M4 ) 303和第二 PFET ( M5 ) 304,它們的源極分別耦接到公共節(jié)點。第一PFET 303和第二PFET 304也 柵級對柵極連接，其中柵極和第一 PFET 303的漏極連在一起。第二 PFET 304 的漏極耦接到反饋PFET (M6) 305的漏極，其中反饋PFET ( M6 ) 305的 柵極連接到反饋NAND門306的輸出端。反饋PFET (M6) 305的源極和反 饋NAND門306的第一輸入端都在LBLO 307進入輸出NAND門308的點 處連接到LBL0 307。第一 PFET 303的漏極耦接到在第一級電流4竟331內(nèi)的第二4竟像NFET (M2 ) 333的源極。在代表在第二級電流鏡302內(nèi)的PFET的鏡像圖像的配 置中，第 一級電流鏡331的第 一鏡像NFET ( M1 ) 332耦接到第二鏡像NFET 333,(反之亦然)。但是，源極連接到公共接地節(jié)點，而第一反射鏡的NFET 332的漏極連接到虛設(shè)單元32i。在第一級電流鏡331中，NFET晶體管(M1) 332的源極在節(jié)點334處連接到(虛設(shè)單元321的)M8 324的漏極。因此， 節(jié)點334將第一級電流鏡331連接到啞泄漏路徑。第一反射鏡NFET (Ml ) 332和第二反射鏡NFET ( M2 ) 333的控制^t極也都連接到節(jié)點334。
虛設(shè)單元321包括與存儲器負載311的8位存儲器單元的每一個相似配 置的相似部件。具體地，虛設(shè)單元321包括耦接到二級NFET (M8) 324的 初級NFET (M7 ) 323,和與本發(fā)明不相關(guān)的其它存儲器部件。應(yīng)當注意到， 該虛設(shè)單元可以根據(jù)在IC中實際施加的負載而變化，使得該虛設(shè)單元總是 提供與在所提供的負載之內(nèi)的"單元，，之一相似的負載。初級NFET(M7) 323的源極也耦接到LBL0 307。 二級NFET ( M8 ) 324的漏極耦接到第一反 射鏡NFET(M1 )332的漏極以及第 一鏡像NFET( Ml )332和第二鏡像NFET (M2 ) 333 二者的基極。
根據(jù)本發(fā)明，LBL0 307表示動態(tài)輸出節(jié)點，具有變化的電流和因而發(fā) 生的電壓改變。在操作和使用互連的第一級電流鏡331和第二級電流鏡302 中，IC 300提供2級電流鏡，其中第二級電流鏡302包括在自適應(yīng)保持器301 之內(nèi)。從NFET 314的源極沿著有線路徑LBLO 307接收來自存儲器負載311 的存儲器單元的輸出。
自適應(yīng)保持器301從LBLO 307提供反饋環(huán)路，其中該環(huán)路包括第一級 電流鏡331 、反饋PFET ( M6 ) 305和反饋NAND門306,所有這些都在自 適應(yīng)保持器301之內(nèi)。反饋PFET 305置于第二級電流鏡302的從路徑上。 反饋NAND門306接收延遲的時鐘輸入(時鐘欄)，其是在輸入PFET ( M9 ) 316處接收的輸入時鐘的延遲的版本。NAND門306的輸出連接到在自適應(yīng) 保持器301中的反饋PFET305的控制柵極。
在IC 300中，在預(yù)充電階段期間，從在存儲器負載311的存儲器單元中 的NFET流出泄漏電流。虛設(shè)單元321具有與存儲器負載311中的正常存儲 器單元相似的配置并具有尺寸與之相同的部件。本質(zhì)上是泄漏電流監(jiān)測設(shè)備 的虛設(shè)單元321檢測并匹配在這些(存儲器負載311的)存儲器單元中的即
時泄漏電流。虛設(shè)單元321使得附加電路(在IC 300中)對存儲器負載311
的負載影響最小化。
自適應(yīng)保持器301被用作對來自NFET的泄漏電流的自動和最佳補償， 以確保IC 300的魯棒性。所述2級電流鏡電路檢測、翻譯并放大來自虛設(shè)單 元32](其匹配在存儲器負載311的8路存儲器單元中的泄漏電流)的即時 泄漏電流。所放大的泄漏電流在預(yù)充電階段經(jīng)過反饋PFET305,以對LBLO 307上的節(jié)點電壓進行充電，從而補償泄漏引起的沿著有線路徑(一般被描 述為LBL0 307 )的壓降。
在IC 300中，當時鐘信號CLK 316變得很低，而讀取信號Rd
312 中沒有一個跳到高電平時，PFET (M9) 315被導(dǎo)通。虛設(shè)單元321中的讀 取信號(Rd) 317總是被設(shè)置為低電平。第一事件序列確保NFET ( M7 ) 323 和在存儲器負載311的8路單元中相應(yīng)的初級NFET 314被截止。NFET( M8 ) 324和在存儲器負載311的8路單元中的相應(yīng)的二級NFET 315分別由狀態(tài) D313和狀態(tài)D
325控制。
泄漏電流經(jīng)過所有的NFET路徑而不管狀態(tài)值如何；但是，狀態(tài)'T' 允許較高電平的泄漏。在虛設(shè)單元321中的NFET路徑處的泄漏由第一級電 流鏡331檢測，接著通過2級電流鏡電路翻譯?；谠诖鎯ζ髫撦d311的8 路存儲器單元中的總泄漏來將該泄漏電流放大到某一電平。泄漏放大是由在 2級電流鏡電路的電流路徑內(nèi)的晶體管的尺寸來確定的。
反饋PFET ( M6 ) 305被用于降低在預(yù)充電階段的泄漏(效應(yīng))。在操作 中，通過來自LBL0 307、經(jīng)過時鐘控制的反饋NAND門306的反饋信號來 開/關(guān)反饋PFET (M6 ) 305,以使得反饋PFET ( M6 ) 305僅在預(yù)充電階段 接通。泄漏放大需要提供反饋PFET (M6 ) 305中的最佳電流強度，并且該 電流強度最終被用于穩(wěn)定穿過LBLO 307的動態(tài)節(jié)點的電壓。該最佳放大的 泄漏電流在預(yù)充電階段經(jīng)過反饋PFET305,以對節(jié)點LBLO 307進行充電， 從而補償泄漏引起的在節(jié)點LBL0 307處的壓降。
圖4是圖解了在寬范圍的泄漏電流變化下該自適應(yīng)保持器系統(tǒng)(圖3中 所示)的模擬結(jié)果的波形。使用國際商用機器公司(IBM)的65nm、部分 損耗(Partial Depletion ) ( PD )、絕緣體上硅(SOI)工藝對具有電源Vdd = 1 .OV的8路動態(tài)寄存器實施該處理變化容忍技術(shù)。在寬范圍的泄漏變化下模 擬提出的電路，以檢驗魯棒性和性能。為了產(chǎn)生寬范圍的泄漏以模仿處理變 化，利用Rd
312和Rd 322處的一系列不同的輸入來模擬待測電路。這 些輸入(Rd
312和Rd322)的電壓電平從零到在圖3中的晶體管(M7 ) 323的電壓閾值之上(well above )變化。
電路魯棒性的模擬結(jié)果如圖4所示，其顯示了在寬范圍的泄漏變化條件 下，8位動態(tài)寄存器隊列^[艮強的處理變化容忍能力，其中泄漏從0.0004mA 到0.00160mA之間變化，其被繪制在Y軸方向上。泄漏電流圖如泄漏403 所示。動態(tài)節(jié)點LBLO在預(yù)充電階段期間穩(wěn)定地保持在"高"電壓電平，并 且具有小于電源電壓的0.5。/。的最小擾動。LBL0電壓波形如LBLO 402所示。
在這些模擬中，當時鐘是高電平時，響應(yīng)于脈沖信號Rd,讀取由存儲 在存儲器單元之一中的數(shù)字T表示的電壓，記錄延遲并將該延遲與具有 靜態(tài)保持器101的傳統(tǒng)動態(tài)寄存器隊列相比。結(jié)果顯示，與傳統(tǒng)寄存器隊列 相比，在該寄存器隊列的讀取延遲上有了巨大的改進。平均來說，在從 0.0004mA到0.00140之間的寬范圍的泄漏變化內(nèi)，該寄存器隊列具有大于 50%的讀取延遲改進。讀取延遲改進的原因包括(a)自適應(yīng)處理變化容忍 技術(shù)不需要在LBL0 307的動態(tài)節(jié)點上的額外的電容負載，和(b)自適應(yīng)保 持器(本實施例)在時鐘為高電平時停止補償動態(tài)節(jié)點，而傳統(tǒng)保持器一直 補償該節(jié)點，這引起了額外的讀取延遲。
利用基于實時芯片泄漏檢測和放大使用的自適應(yīng)保持器的處理變化容 忍技術(shù)提供了比傳統(tǒng)的靜態(tài)保持器和可編程保持器這兩個方案高的多的 LBL性能和電路魯棒性。該自適應(yīng)保持器也在工作負載和代價效率方面提供 了巨大的優(yōu)勢。
盡管參照優(yōu)選實施例對本發(fā)明進行了具體圖示和描述，但本領(lǐng)域技術(shù)人 員應(yīng)當理解，在不脫離本發(fā)明的精神和范圍的情況下，可以對本發(fā)明進行形 式和細節(jié)上的各種修改。
權(quán)利要求
1、一種電路設(shè)備，包括輸入晶體管，其在其柵極接收時鐘輸入，所述輸入導(dǎo)通/截止所述輸入晶體管；中心有線路徑，其將所述輸入晶體管的漏極端連接到輸出，并提供用于連接所述電路設(shè)備的其它部件的節(jié)點；負載，其包括互連的電路部件，并包括至少初級負載晶體管；其中，所述負載晶體管的源極端也連接到所述中心有線路徑，以使得將由所述負載產(chǎn)生的泄漏電流傳送到所述中心有線路徑；電路，用于使得自適應(yīng)保持器能夠檢測并最佳補償由在所述電路設(shè)備內(nèi)的負載所產(chǎn)生的寬范圍的芯片泄漏電流，所述電路包括兩級電流鏡。
2、 如權(quán)利要求1所述的電路設(shè)備，其中，所述電路包括 虛設(shè)單元，其具有與所述負載的典型單元相似的配置，所述虛設(shè)單元具有相應(yīng)的初級負載晶體管，該初級負載晶體管具有也耦接到所述有線路徑的 源極端；第一級電流鏡(CM1 )，其具有以第一配置交互地連接的CM1晶體管， 其中所述晶體管之一的源極端耦接到所述虛設(shè)單元的部件上，其中檢測來自 所述虛設(shè)單元的等效泄漏電流。
3、 如權(quán)利要求2所述的電路設(shè)備，其中，所述電路還包括 自動自適應(yīng)保持器，其包括第二級電流鏡(CM2),其具有以第二配置交互地連接的彼此相關(guān) 的CM2晶體管，其中第二配置與所述第一配置相似，并且其中在所述第二 級電流鏡之內(nèi)的第二 CM2晶體管的漏極端耦接到在所述第一級電流鏡之內(nèi) 的第二CM1晶體管的源極端；以及反饋環(huán)路，其具有將所述第二級電流鏡耦接到沿著所述有線路徑的 節(jié)點的部件。
4、 如權(quán)利要求3所述的電路設(shè)備，其中，所述反饋環(huán)路包括 反饋晶體管，其源極端連接到所述有線路徑，其漏極端連接到所述第二級電流4竟；以及反饋(時鐘控制的)NAND門，其具有連接到所述有線路徑的第一輸入端和耦接到延遲時鐘輸入的第二輸入，所述延遲時鐘輸入是在所述輸入晶體管處接收的輸入時鐘信號的延遲的版本，其中所述反饋NAND門還提供連 接到所述反饋晶體管的柵極端的NAND輸出。
5、 如權(quán)利要求4所述的電路設(shè)備，其中當所述電路設(shè)備處于預(yù)充電階段時，所述反饋晶體管降低泄漏電流效 應(yīng)，其中，通過來自所述有線路徑、經(jīng)過時鐘控制的反饋NAND門的反饋 信號來切換所述反饋晶體管，以使得所述反饋晶體管僅在所述預(yù)充電階段導(dǎo)通。
6、 如權(quán)利要求4所述的電路設(shè)備，其中通過所述虛設(shè)單元將所述自適應(yīng)保持器電路對于提供所述負載的靜態(tài) 和動態(tài)電路部件的負載影響最小化，其中所述虛設(shè)單元作為泄漏電流監(jiān)測器及其中所述虛設(shè)單元還將對在自適應(yīng)保持器和所述電路設(shè)備內(nèi)的第 一級電 流鏡的負載的負載影響最小化。
7、 如權(quán)利要求4所述的電路設(shè)備，其中所述兩級電流鏡提供泄漏放大，用于允許在所述反饋晶體管內(nèi)的最佳電 流強度，其中所述電流強度被用于穩(wěn)定穿過所述有線路徑的動態(tài)節(jié)點的電 壓，其中放大的泄漏電流在預(yù)充電階段經(jīng)過所述反饋晶體管，以對在所述有 線路徑上的動態(tài)節(jié)點進行充電，并補償泄漏引起的在所述動態(tài)節(jié)點上的壓降；其中，所述泄漏放大的電平是由在所述兩級電流鏡的泄漏電流路徑內(nèi)的晶體管的尺寸來確定的；以及其中，所述反饋晶體管允許所述放大的泄漏電流在所述電路設(shè)備的預(yù)充 電階段通過，其中所述放大的泄漏電流被用于補償泄漏導(dǎo)致的在所述電路設(shè) 備的輸出處的壓降，以實時地確保所述電路設(shè)備的魯棒性。
8、 如權(quán)利要求2所述的電路設(shè)備，其中所述負載是N路寄存器隊列，并且所述有線路徑是N路寄存器隊列的局部位線(LBL);所述負載包括次級負載晶體管，其源極端耦接到所述初級負載晶體管； 所述虛設(shè)單元還包括次級負載晶體管，其源極端耦接到相應(yīng)的初級負載晶體管，其基極端耦接到所述第一級電流鏡；以及所述輸出包括具兩個輸入端的NAND門，其中第一輸入端連接到所述 LBL的有線路徑。
9、 如權(quán)利要求2所述的電路設(shè)備，其中所述負載是存儲器負載，其包括N路動態(tài)寄存器隊列，每一路具有初級 晶體管和二級晶體管，其中從在所述有線路徑上的負載內(nèi)的初級晶體管的源 極端接收來自所述負載的存儲器單元的輸出；所述輸入晶體管是P型場效應(yīng)晶體管(PFET);以及 所述有線路徑提供連接節(jié)點，其中所述負載的每個初級晶體管的源極 端、所述輸入晶體管的漏極端、所述虛設(shè)單元的相應(yīng)初級晶體管的源極端、 和在所述自適應(yīng)保持器內(nèi)的反饋晶體管的源極端在該連接節(jié)點處連接。
10、 如權(quán)利要求2所述的電路設(shè)備，其中所述第一級電流鏡包括兩個N型晶體管，其中第一CM1 N型晶體管的 源極端和所述第一 CM1 N型晶體管與第二 CM1 N型晶體管的控制柵極端二 者都連接到所述虛設(shè)單元的相應(yīng)二級晶體管的漏極端，其中所述第一 CM1 N 型晶體管與所述第二 CM 1 N型晶體管的源極端二者都連接到公共接地節(jié)點；所述第二級電流鏡包括兩個P型晶體管，所述P型晶體管相應(yīng)的源極端 都耦接到公共節(jié)點，并且它們柵極對柵極連接，該公共柵極端連接于第一 CM2 P型晶體管的漏極端；所述第二級電流鏡之內(nèi)的第二 CM2 P型晶體管的漏極端耦接到所述反饋晶體管的漏極端；所述第一 CM2 P型晶體管的漏極端耦接到所述第一 CM1 N型晶體管的源極端。
11、 一種用于在動態(tài)電路中自動檢測并最佳補償寬范圍的芯片泄漏電流 的方法，所述方法包括將自動自適應(yīng)保持器耦接到N路寄存器隊列的局部位線(LBL );將虛設(shè)單元耦接到所述LBL，其中所述虛設(shè)單元具有與所述N路寄存 器隊列中的一路相似的配置；在所述虛設(shè)單元和所述自適應(yīng)保持器之間連接第一級電流鏡；使用所述虛設(shè)單元在所述LBL上檢測來自的N路寄存器隊列的電流泄 漏，其中所述虛設(shè)單元匹配在所述LBL上檢測到的泄漏電流；通過從所述自動自適應(yīng)保持器提供最佳控制的補償電流來降低泄漏電流效應(yīng)。
12、 如權(quán)利要求11所述的方法，其中所述自動自適應(yīng)保持器包括第二級電流鏡(CM2 )，其具有以第二配置交互地連接的彼此相關(guān)的CM2 晶體管，其中第二配置與所述第一配置相似，并且其中在所述第二級電流鏡 之內(nèi)的第二 CM2晶體管的漏極端耦接到在所述第一級電流鏡之內(nèi)的第二 CM1晶體管的源極端；其中，所述第二級電流鏡與所述第一級電流鏡相結(jié)合地工作，以提供兩 級電流4竟；反饋晶體管，其源極端連接到所述LBL,其漏極端連接到所述第二級電 流4竟；以及反饋(時鐘控制的)NAND門，其具有連接到所述LBL的第一輸入端 和耦接到延遲時鐘輸入的第二輸入，所述延遲時鐘輸入是輸入時鐘信號的延 遲的版本，其中所述反饋NAND門還提供連接到所述反饋晶體管的柵極端 的NAND輸出。
13、 如權(quán)利要求12所述的方法，還包括使用所述第一級電流鏡檢測在所述虛設(shè)單元內(nèi)的泄漏電流； 翻譯在所述第 一級電流鏡處的泄漏電流； 利用所述兩級電流鏡放大從所述虛設(shè)單元檢測到的泄漏電流。
14、 如權(quán)利要求13所述的方法，還包括使放大的泄漏電流在預(yù)充電階段經(jīng)過所述反饋晶體管，以對沿著所述 LBL的節(jié)點電壓進行充電，并補償泄漏引起的沿著所述有線路徑的壓降。
15、 如權(quán)利要求11所述的方法，還包括 在所述虛設(shè)單元中鏡像在所述LBL上的泄漏電流；使用所述第 一級電流鏡檢測在所述虛設(shè)單元內(nèi)的泄漏電流； 通過兩級電流鏡電路翻譯在所述第一級電流鏡處檢測到的泄漏電流，其中所述兩級電流鏡電路包括第 一 級電流鏡和在自適應(yīng)保持器內(nèi)的第二級電流鏡；以及基于在所述N路寄存器隊列中的總泄漏來將所述泄漏電流放大到一電 平，其中所述泄漏放大是由在所述兩級電流鏡的電流路徑內(nèi)的晶體管的尺寸 來確定的。
全文摘要
提出了一種用于在動態(tài)電路中自動檢測并最佳補償寬范圍的芯片泄漏電流的方法和系統(tǒng)。自適應(yīng)保持器通過最優(yōu)控制的補償電流跟蹤所述泄漏并降低泄漏效應(yīng)。所述自適應(yīng)保持器利用2級嵌入式電流鏡電路、虛設(shè)單元和自適應(yīng)保持器晶體管來補償所述泄漏電流。通過檢測并匹配即時泄漏電流的虛設(shè)單元將所述自適應(yīng)保持器電路對于動態(tài)電路部件的負載影響(如，對存儲器單元的影響)最小化。在所述2級嵌入式電流鏡電路中的放大提供了在所述保持器晶體管中的最佳電流強度。利用該最優(yōu)放大的泄漏電流來補償泄漏導(dǎo)致的在該電路的輸出處的壓降。這樣，所述自適應(yīng)保持器實時地確保了電路的魯棒性，并且不產(chǎn)生任何讀取等待時間上的負犧牲。
文檔編號H03K17/687GK101183865SQ20071018606
公開日2008年5月21日 申請日期2007年11月13日 優(yōu)先權(quán)日2006年11月13日
發(fā)明者亞歷山大·卡普倫, 程志斌 申請人:國際商業(yè)機器公司