專利名稱：延遲電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種延遲電路，尤指一種不受電源電壓變化影響而可提供高穩(wěn)定延遲時間于數(shù)字信號處理的延遲電路。
背景技術(shù)：
在許多電路中，例如時脈信號產(chǎn)生器(clockgenerator)或是身寸頻傳輸接收器(RF transceiver),對于信號相位的精確度要求相當(dāng)高，當(dāng)這些信號相位產(chǎn)生偏差時，會對整個系統(tǒng)產(chǎn)生相當(dāng)大的影響。至于在多相位時脈信號產(chǎn)生器 (multi-phase clockgenerator)中，每個輸出信號間的相位差的精確度亦相當(dāng)重要，當(dāng)相位誤差增加時，輸出時脈信號的時脈抖動(jitter)也會增加，這對需要精確的時脈信號的系統(tǒng)而言，可能會導(dǎo)致后級電路嚴(yán)重的錯誤，例如模擬至數(shù)字轉(zhuǎn)換器的取樣點錯誤，或是位錯誤率(biterror rate)上升。因此，在設(shè)計需高相位精確度的電路時，都會小心處理其布局路徑，然而當(dāng)供應(yīng)電壓
發(fā)生飄移現(xiàn)象時，已知延遲電路技術(shù)通常無法提供準(zhǔn)
確的相位延遲，此時就需要利用額外的機(jī)制對相位偏
移做修正。
已知的延遲電路技術(shù)主要是利用電谷的充放電效
應(yīng)來對欲傳送至下一級的信號進(jìn)行延遲處理請參考
圖1 ，圖l是顯示一己知延遲電路l o0的電路意
圖。延遲電路1 0 o包含 一 前級充放電電路105及
反相器1 9 0 。前級充放電電路1 05包含第一
電流源1 1 0、 一第二電流源l 1 2、第控制開
關(guān)1 20 、 一第二控制開關(guān)1 2 2 、及--電容]L 3 0 。反相器1 9 O包含一 P通道金屬氧化半場效應(yīng)曰 曰曰體管
PMOSFET) 1 8 O及一N通道金屬氧化半場效應(yīng)晶體
管(NMOSFET) 18 2。
延遲電路1 0 0牽禺合于第一
供應(yīng)電壓Vdd及一第二供應(yīng)電壓Vss之間，第—控制
開關(guān)12 0及第二控制開關(guān)1 2 2是受控于邏輯輸
入信號S i n 。根據(jù)第 一 控制開關(guān)1 2 0及第—控制開關(guān)
12 2的開關(guān)狀態(tài)，第一電流源l 1 o及第電流源
11 2可對電容器1 3 0執(zhí)行充電及放電操作，用以
產(chǎn)生電壓信號Vc。反相器1 9 0執(zhí)行電容130的電
壓信號Vc的信號反相處理，以產(chǎn)生落后邏輯輸入信號
Sin 一延遲時間的一邏輯輸出信號Sout,說明書第3/20頁
但當(dāng)?shù)?一 供應(yīng)電壓Vdd或第二供應(yīng)電壓Vss的供
應(yīng)電壓漂移時，反相器1 9 0的輸入至輸出的轉(zhuǎn)態(tài)電
壓隨的改變，使電容13 0充放電的相對應(yīng)于延遲時
間的電壓范圍跟著改變，導(dǎo)至輸入至輸出的延遲時間
也跟著改變，換句話說，當(dāng)供應(yīng)電壓不穩(wěn)定時，延遲
時間也隨的不穩(wěn)定。
請參考圖2 ，圖2是顯示另一已知延遲電路20
0的電路示意圖。延遲電路2 00包含 一 前級充放電
電路2 05及 一 比較電路2 9 0。前級充放電電路2
05用以根據(jù)邏輯輸入'信號Sin產(chǎn)生電壓信號Vc，
與上述的前級充放電電路1 o5的內(nèi)部電路結(jié)構(gòu)相
同，所以不再贅述。比較電路29 0包含 一 第一分壓
電阻2 91 、 一第二分壓電阻29 2 、及 一 比較器2
95。第一分壓電阻29 1及一第二分壓電阻292
孝禺合于第一供應(yīng)電壓Vdd與第二供應(yīng)電壓V s s之間，
用以提供一比較參考電壓Vr 。比較器2 9 5執(zhí)行電壓
信號Vc -與比較參考電壓Vr的信號比較處理，用以產(chǎn)
生邏輯輸出信號S o u t 。
延遲電路2 0 0是將電壓信號Vc上升及下降的轉(zhuǎn)
態(tài)電壓均設(shè)為比較參考電壓Vr，但仍受供應(yīng)電壓漂移
的影響。此外，第 一 及第二分壓電阻的額外功率消耗
亦為此電路的缺點，若使用高分壓電阻以降低額外功率消耗，貝lj在電
阻元件面積，不

發(fā)明內(nèi)容
本發(fā)明的巨
受供應(yīng)電壓漂移
不需耗費相當(dāng)?shù)?br> 度及生產(chǎn)成本的
依據(jù)本發(fā)明
含一■■、 / * 目IJ級充放電
路-、/ ■ 目IJ級充放電
入信號，及輸
電電路是用以根
電壓信號信號
出上山 乂而以接收電壓
延遲信號及第
電流源、第
曰 曰曰體管。第電
應(yīng)電壓，及一第
接收第供應(yīng)第丄山 順，及一控
以接收電壓信號
路布局設(shè)計中，需 利于電路密集度及
的在于，提供- 種
的影響此外，在
分壓電阻元件面積
降低。
的實施例，苴 z 、揭露
電路、信號處理
電路包含輸入A山 順
出端用以輸出電
據(jù)邏輯輸入信號執(zhí)
處理電路孝禺合于、z * 目ij
信號，用以根據(jù)電
二延遲信號，信號
一晶體管、第一
流源包含一第—山 順
— 上山 一順第曰 曰曰體管
電壓，第丄山 順孝禺
制端稱合于目U級充， 其中第曰 曰曰體管耗費相當(dāng)?shù)姆謮弘?br> 生產(chǎn)成本。
延遲電路苴 z 、可不
電路布局設(shè)計中
，有利于電路密集
一種延遲電路，包
電路、及輸出電
用以接收邏輯輸
壓信號，刖級充放
行充放電程序產(chǎn)生
級充放電電路的輸
壓信號產(chǎn)生第
處理電路包含—第
電流源、及第
用以接收第供
包含 一 第一山 順用以
合于第一電流源的放電電路的輸出上山 順
的第二端是用以輸12第延遲信號第—電流源包含一第A山 順用以接收
第一供應(yīng)電壓，及第端第曰 曰曰體管包含一第一
上山 順用以接收第供應(yīng)電壓，第—丄山 頓牽禺合于第一電流
源的第一山 頓，及控制上山 順稱合于- / * 刖級充放電電路的輸
出丄山 順以接收電壓信號，中第曰 曰曰體管的第端是用
以輸出第一延遲信號輸出電路包含一第一輸入端耦
合于第曰 曰曰體管的第一上山 順，用以接收第—延遲信號，
第輸入丄山 頓稱合于第曰 曰曰體管的第丄山 順，用以接收
第一延遲信號，第.二 ；瑜入端用以接收邏輯輸入f 號，
及一輸出一山 頓用以輸出邏輯輸出信號，輸出電路根據(jù)
第—延遲信號、第一延遲信號、及邏輯輸入信號產(chǎn)生
邏輯輸出信號
依據(jù)本發(fā)明的實施例，苴 7 、另揭露種延遲電路，
包含.、/ * 目IJ級充放電電路、一信號處理電路、及輸出
電路、' 刖級充放電電路包含—輸入端用以接收—邏輯
輸入信號，及—輸出一山 頓用以輸出電壓信號、/ -刖級充
放電電路是用以根據(jù)邏輯輸入信號執(zhí)行充放電程序產(chǎn)
生電壓信號信號處理電路孝禺合于—、-Z -刖級充放電電路的
輸出上山 順以接收電壓信號，用以根據(jù)電壓信號產(chǎn)生一第
延遲信號及—第延遲信號，信號處理電路包含一
第電流源、—第—曰 曰曰體管、第電流源、及一第
一曰 曰曰體管第—電流源包含一第一A山 頓用以接收—第一
13供應(yīng)電壓，及—第Jj山 順第 一 晶體管包含-*第一端用
以接收第一供應(yīng)電壓一第二A山 頓親合于第—電流源
的第一上山 順，及控制A山 順稱合于前級充放電電路的輸出
一山 頓以接收電壓信號，中第 一 晶體管的第^山 頓是用以
輸出第延遲信號第電流源包含第上山 順用以接
收第供應(yīng)電壓，及第—JL山 —順。第一曰 曰曰體管包含 一 第
丄山 順用以接收第供應(yīng)電壓，一第1山 順親合于第二電
流源的第一山 頓，及控制^ff5親合于.、/* 刖級充放電電路的
輸出端以接收電壓信號，其中第晶體管的第二端是
用以輸出第延遲信號輸出電路包含第輸A端
稱合于第曰 曰曰體管的第端，用以接收第--延遲信號，
第輸入上山 順幸禺合于第晶體管的第上山 順，用以接收
第延遲信號，及輸出端用以輸出-一邏輯輸出信號，輸出電路根據(jù)第—延遲信號及第延遲信號產(chǎn)生邏輯
輸出信號0


為讓本發(fā)明更顯而易懂，下文依本發(fā)明的延遲電
路，特舉實施例配合附圖作詳細(xì)說明，但所提供的實
施例并不用以限制本發(fā)明所涵主的范圍，其中
圖1顯示已知延遲電路的電路示意圖。
圖2顯示另已知延遲電路的電路示意圖，圖3顯示依本發(fā)明第一實施例的延遲電路的電路 示意圖。
圖4顯示圖3的延遲電路的工作相關(guān)信號的時序圖。
圖5顯示依本發(fā)明第二實施例的延遲電路的電路
示意圖。
圖6顯示依本發(fā)明第三實施例的延遲電路的電路 示意圖。
圖7顯示依本發(fā)明第四實施例的延遲電路的電路 示意圖。
具體實施例方式
請參考圖3，圖3是顯示依本發(fā)明第一實施例的 延遲電路3 0 0的電路示意圖。延遲電路3 0 0包含 一前級充放電電路3 0 5、 一信號處理電路3 5 0、 及一輸出電路3 8 0。信號處理電路3 5 0包含一第 一電流源3 7 0、 一第一晶體管3 6 0、 一第二電流 源3 7 2 、及 一 第二晶體管3 6 2 。前級充放電電路 3 0 5包含 一 第三電流源3 1 0 、 一第 一 控制開關(guān)3 2 0 、 一第四電流源3 1 2 、 一第二控制開關(guān)3 2 2 、 及一電容3 3 0。輸出電路3 8 0包含一第一或非門 (NOR gate ) 3 8 1 、 一第二或非門3 8 3 、 一第三
15或非門3 8 5 、及 一 第四或非門3 8 8 。
第三電流源3 1 O包含一第一端及一第二端，其 中第一端用以接收一第一供應(yīng)電壓Vdd，第二端用以供 應(yīng) 一 電流13。第 一 控制開關(guān)3 2 0包含 一 第 一 端、一 第二端、及 一 控制端，其中第 一 端耦合于第三電流源 3 1 0的第二端，用以接收電流I 3 ，控制端用以接收 一邏輯輸入信號Sin，第二端用以輸出電流I3，第一 控制開關(guān)3 2 0是用以根據(jù)邏輯輸入信號Sin控制其 第一端及第二端的耦合狀態(tài)。第四電流源3 1 2包含 一第一端及一第二端，其中第一端用以接收一第二供 應(yīng)電壓Vss，第二端用以供應(yīng)一電流I4，第二供應(yīng)電 壓Vss可以是一接地電壓。第二控制開關(guān)3 2 2包含
一第 一 端、 一 第二端、及 一 控制端，其中第 一 端耦合 于第四電流源3 1 2的第二端，用以接收電流I4，控
制端用以接收邏輯輸入信號Sin，第二端用以輸出電流 14，第二控制開關(guān)3 2 2是用以根據(jù)邏輯輸入信號 S in控制其第 一 端及第二端的耦合狀態(tài)。第 一 控制開關(guān) 3 2 0及第二控制開關(guān)3 2 2可以是電子式繼電器 (Electronic Relay )、金屬氧化半場效應(yīng)晶體管(MOS Transistor)、或雙載子晶體管(Bipolar Transistor)。
電容3 3 Q包含一第一端及一第二端，其中第一 端耦合于第 一 控制開關(guān)3 2 0的第二端，用以輸出一
16電壓信號Vc，第二端用以接收第二供應(yīng)電壓Vss。當(dāng)
邏輯輸入信號Sin為低準(zhǔn)位電壓時，第一控制開關(guān)3 2 0導(dǎo)通且第二控制開關(guān)3 2 2截止，所以電容3 3 0可藉由第三電流源3 1 0所提供的電流 I 3執(zhí)行充 電程序，使電壓信號Vc上升至第 一 供應(yīng)電壓Vdd。當(dāng) 邏輯輸入信號Sin為高準(zhǔn)位電壓時，第一控制開關(guān)3 2 0截止且第二控制開關(guān)3 2 2導(dǎo)通，所以電容3 3 0可藉由第四電流源3 1 2所提供的電流 I 4執(zhí)行放 電程序，使電壓信號Vc下降至第二供應(yīng)電壓Vss。
第一電流源3 7 O包含一第一端及一第二端，其 中第 一 端用以接收第 一 供應(yīng)電壓Vdd ，第二端用以供應(yīng) 一電流II 。第一晶體管3 6 O包含一第一端、 一第二 端、及 一 控制端，其中第 一 端用以接收第二供應(yīng)電壓 Vs s ，第二端耦合于第 一 電流源3 7 0的第二端，控制 端耦合于電容3 3 O的第一端，用以接收電壓信號Vc， 第一晶體管3 6 O的第二端是用以輸出一第一延遲信 號Sdl ，第一晶體管3 6 0是為一 N通道金屬氧化半 場效應(yīng)晶體管 (NMOS Field Effect Transistor) 或 一 N通道接面場效晶體管(N-channel Junction Field Effect Transistor )。
第二電流源3 7 2包含一第一端及一第二端，其 中第一端用以接收第二供應(yīng)電壓Vss，第二端用以供應(yīng)
17一電流12 。第二晶體管3 6 2包含一第一端、 一第二
端、及 一 控制端，其中第 一 端用以接收第 一 供應(yīng)電壓
Vdd ，第二端耦合于第二電流源3 7 2的第二端，控制 端耦合于電容3 3 O的第一端，用以接收電壓信號Vc， 第二晶體管3 6 2的第二端是用以輸出 一 第二延遲信 號Sd2，第二晶體管3 6 2是為一 P通道金屬氧化半 場效應(yīng)晶體管 (PM0S Field Effect Transistor) 或 一 P通道接面場效晶體管(P-channel Junction Field Effect Transistor )。
第一或非門3 8 l包含一第一輸入端、 一第二輸
入端、及 一 輸出端，其中第 一 輸入端用以接收邏輯輸 入信號Sin，第二輸入端耦合于第二晶體管3 6 2的第
二端，用以接收第二延遲信號Sd2，輸出端用以輸出 執(zhí)行邏輯輸入信號Sin與第二延遲信號S d 2的邏輯反 或處理所產(chǎn)生的 一 第 一 信號。第二或非門3 8 3包含 一第一輸入端、 一第二輸入端、及一輸出端，其中第 一輸入端耦合于第二晶體管3 6 2的第二端，用以接
收第二延遲信號Sd2 ，第二輸入端耦合于第一晶體管 3 6 0的第二端，用以接收第 一 延遲信號Sd 1 ，輸出
端用以輸出執(zhí)行第 一 延遲信號Sd 1與第二延遲信號Sd 2的邏輯反或處理所產(chǎn)生的 一 第二信號。第三或非門 3 8 5包含一第一輸入端、 一第二輸入端、及一輸出一山 乂而，其中第一輸入端用以接收邏輯輸入信號Sin，第—
輸入端耦合于第一晶體管36 0的第二端，用以接收
第延遲信號Sd 1，輸出端用以輸出執(zhí)行邏輯輸入信
號Sin與第延遲信號Sd 1的邏輯反或處理所產(chǎn)生的
第三信號。
第四或非門38 8包含一第 一 輸入一山 順、第一輸
入一山 順、 一第二輸入一山 順、及一輸出端，其中第輸入A山 順
稱合于第一或非門3 81的輸出端，用以接收第梓 i口
號，第二輸入端耦合于或非門3 83的輸出A山 頓，
用以接收第一信號，第三輸入端耦合于第三或非門3
85的輸出—山 頓，用以接收第三信號，輸出端用以輸出
執(zhí)行第 一 信號、第二信號、及第三信號的邏輯反或處
理所產(chǎn)生的邏輯輸出信號S o u t 。
請參考圖4 ，圖4是顯示圖3的延遲電路300
的工作相關(guān)信號的時序圖，橫軸為時間軸。圖4所示
的工作相關(guān)信號，由上而下依序為邏輯輸入1[言號Sin 、
電壓信號Vc、第--延遲信號Sd i 、第二延遲1言號Sd
2及邏輯輸出信號Sout。邏輯輸入信號si n在時間T 1從低準(zhǔn)位電壓轉(zhuǎn)為高準(zhǔn)位電壓，第 一 控制開關(guān)3 2
0由導(dǎo)通轉(zhuǎn)為截止，第二控制開關(guān)3 2 2由截止轉(zhuǎn)為
導(dǎo)通，電容3 3 0藉由第四電流源3 1 2所提供的電 流I 4執(zhí)行放電程序，使電壓信號Vc的電壓從第 一 供應(yīng)電壓Vdd遞減。在時間T 2時，電壓信號Vc的電壓 遞減至等于一第二轉(zhuǎn)態(tài)電壓Vt2，而第二晶體管3 6 2的控制端與第 一 端之間的 一 電壓差，等于相對應(yīng)于 第二晶體管3 6 2的 一 第二臨界電壓Vth 2 ，使第二晶 體管3 6 2由截止轉(zhuǎn)為導(dǎo)通，所以第二延遲信號Sd2 就從低準(zhǔn)位電壓轉(zhuǎn)為高準(zhǔn)位電壓。在時間T 3時，電壓 信號Vc的電壓遞減至等于一第一轉(zhuǎn)態(tài)電壓Vtl ，而第 一晶體管3 6 1的控制端與第 一 端之間的 一 電壓差， 等于相對應(yīng)于第 一 晶體管3 6 1的 一 第 一 臨界電壓 Vth 1 ，使第 一 晶體管3 6 1由導(dǎo)通轉(zhuǎn)為截止，所以第 一延遲信號Sd 1就從低準(zhǔn)位電壓轉(zhuǎn)為高準(zhǔn)位電壓。
邏輯輸入信號S i n在時間T 4從高準(zhǔn)位電壓轉(zhuǎn)為低 準(zhǔn)位電壓，第一控制開關(guān)3 2 O由截止轉(zhuǎn)為導(dǎo)通，第 二控制開關(guān)3 2 2由導(dǎo)通轉(zhuǎn)為截止，電容3 3 O藉由 第三電流源3 1 0所提供的電流I 3執(zhí)行充電程序，使 電壓信號Vc的電壓從第二供應(yīng)電壓Vss遞增。在時間 T5時，電壓信號Vc的電壓遞增至等于第一轉(zhuǎn)態(tài)電壓 Vt 1 ，而第 一 晶體管3 6 1的控制端與第 一 端之間的 電壓差等于第 一 臨界電壓Vth 1 ，使第 一 晶體管3 6 1
由截止轉(zhuǎn)為導(dǎo)通，所以第 一 延遲信號S d 1就從高準(zhǔn)位 電壓轉(zhuǎn)為低準(zhǔn)位電壓。在時間T 6時，電壓信號Vc的 電壓遞增至等于第二轉(zhuǎn)態(tài)電壓Vt2，而第二晶體管362的控制端與第 一 端的電壓差等于第二臨界電壓
Vth 2 ，使第二晶體管3 6 2由導(dǎo)通轉(zhuǎn)為截止，所以第 二延遲信號S d 2就從高準(zhǔn)位電壓轉(zhuǎn)為低準(zhǔn)位電壓。
第 一 延遲信號Sd 1 、第二延遲信號Sd 2 、及邏輯 輸入信號Sin經(jīng)輸出電路3 8 O的邏輯信號處理，而 產(chǎn)生如第4圖所示的邏輯輸出信號Sout。邏輯輸出信 號Sout的脈波前緣以 一 升緣延遲時間(rising edge delay time) DT 1落后邏輯輸入信號Sin的脈波前緣， 邏輯輸出信號 Sout的脈波后緣以 一 降緣延遲時間 (falling edge delay time) DT 2落后邏輯輸入信號 Sin的脈波后緣。升緣延遲時間DT 1及降緣延遲時間 DT 2可根據(jù)下列公式(1 )及(2 )計算產(chǎn)生。
膨c聰
化4 ……公式 (1 )
—C x艦
/c3 ……公式 (2 )
其中，參數(shù)C為電容3 3 0的電容值，參數(shù)Ic3 為電流I 3的電流值，參數(shù)I c 4為電流14的電流值。 根據(jù)上列公式(1 )及(2 )可知，升緣延遲時間DT 1是由電流值Ic 4 、第二臨界電壓Vth 2 、及電容值C
21所決定，而降緣延遲時間DT 2是由電流值I C 3 、第一
臨界電壓Vth 1 、及電容值C所決定，因此，公式(1 ) 及(2)的所有參數(shù)均不受第一供應(yīng)電壓Vdd及第二 供應(yīng)電壓Vss影響，換句話說，當(dāng)?shù)谝还?yīng)電壓Vdd 或第二供應(yīng)電壓Vss有電壓漂移現(xiàn)象發(fā)生時，升緣延 遲時間DT 1及降緣延遲時間DT 2均不受影響，延遲電 路3 0 0仍可根據(jù)邏輯輸入信號Sin產(chǎn)生穩(wěn)定的邏輯 輸出信號Sout。
請參考圖5，圖5是顯示依本發(fā)明第二實施例的 延遲電路5 0 0的電路示意圖。延遲電路5 0 0包含 一前級充放電電路5 0 5 、 一信號處理電路5 5 0 、 及一輸出電路5 8 Q。信號處理電路5 5 0包含一第 一電流源5 7 0 、 一第 一 晶體管5 6 0 、 一第二電流 源5 7 2 、及 一 第二晶體管5 6 2 。前級充放電電路 5 0 5包含 一 第三電流源5 1 0 、 一第 一 控制開關(guān)5 2 0、 一第四電流源5 1 2、 一第二控制開關(guān)5 2 2、 及一電容5 3 0 。輸出電路5 8 0包含一第一或門(OR gate) 5 8 1 、 一第二或門5 8 3 、 一第三或門5 8 5 、及 一 與門(AND gate ) 5 8 8 。
前級充放電電路5 0 5的內(nèi)部電路結(jié)構(gòu)與前級充 放電電路3 0 5相同，所以不再贅述其相關(guān)元件的電 路連接。第一電流源5 7 O包含一第一端及一第二端，
22其中第一端用以接收第一供應(yīng)電壓Vdd，第二端用以供
應(yīng)一電流Il 。第一晶體管5 6 0包含一第一端、 一第
二端、及 一 控制端，其中第 一 端用以接收第二供應(yīng)電
壓Vss，第二端耦合于第 一 電流源5 7 0的第二端，控 制端耦合于電容5 3 0 ，用以接收 一 電壓信號Vc ，第 一晶體管5 6 O的第二端是用以輸出一第一延遲信號 Sd 1 ，第 一 晶體管5 6 0是為一 NPN雙載子晶體管(NPN bipolar transistor )。
第二電流源5 7 2包含一第一端及一第二端，其 中第一端用以接收第二供應(yīng)電壓Vss，第二端用以供應(yīng) 一電流I 2 。第二晶體管5 6 2包含 一 第 一 端、 一 第二
端、及 一 控制端，其中第 一 端用以接收第 一 供應(yīng)電壓 Vdd ，第二端耦合于第二電流源5 7 2的第二端，控制 端耦合于電容5 3 0，用以接收電壓信號Vc，第二晶 體管5 6 2的第二端是用以輸出一第二延遲信號 Sd 2 ，第二晶體管5 6 2是為一PNP雙載子晶體管(PNP bipolar transistor )。
第一或門5 8 l包含一第一輸入端、 一第二輸入 端、及一輸出端，其中第一輸入端用以接收一邏輯輸 入信號S i n ，第二輸入端耦合于第二晶體管5 6 2的第 二端，用以接收第二延遲信號Sd2，輸出端用以輸出 執(zhí)行邏輯輸入信號Sin與第二延遲信號Sd2的邏輯或處理所產(chǎn)生的一第一信號。第二或門5 8 3包含一第 一輸入端、一第二輸入端、及一輸出端，其中第一輸
入端耦合于第二晶體管5 6 2的第二端，用以接收第 二延遲信號Sd 2 ,第二輸入端耦合于第 一 晶體管5 6 0的第二端，用以接收第一延遲信號Sdl，輸出端用 以輸出執(zhí)行第一延遲信號Sdl與第二延遲信號Sd2的 邏輯或處理所產(chǎn)生的一第二信號。第三或門5 8 5包 含一第一輸入端、 一第二輸入端、及一輸出端，其中 第一輸入端用以接收邏輯輸入信號Sin，第二輸入端耦 合于第一晶體管5 6 0的第二端，用以接收第一延遲 信號Sdl ，輸出端用以輸出執(zhí)行邏輯輸入信號Sin與 第一延遲信號Sdl的邏輯或處理所產(chǎn)生的一第三信 號。
與門5 8 8包含 一 第 一 輸入端、 一 第二輸入端、
一第三輸入端、及一輸出端，其中第一輸入端耦合于 第一或門5 8 l的輸出端，用以接收第一信號，第二 輸入端耦合于第二或門5 8 3的輸出端，用以接收第 二信號，第三輸入端耦合于第三或門5 8 5的輸出端， 用以接收第三信號，輸出端用以輸出執(zhí)行第一信號、 第二信號、及第三信號的邏輯及處理所產(chǎn)生的一邏輯 輸出信號S o u t 。
相對應(yīng)于延遲電路5 0 0的邏輯輸入信號S i n 、電壓信號Vc、第一延遲信號Sdl 、第二延遲信號Sd2 、
及邏輯輸出信號Sout的工作時序圖，是同于第4圖所 示的延遲電路3 0 0的相關(guān)信號的工作時序圖，所以
不再贅述其工作原理。
請參考圖6，圖6是顯示依本發(fā)明第三實施例的 延遲電路6 0 O的電路示意圖。延遲電路6 0 O包含 一前級充放電電路6 0 5 、 一信號處理電路6 5 0 、 及一輸出電路6 8 0 。信號處理電路6 5 0包含一第 一電流源6 7 0、 一第一晶體管6 6 0、 一第二電流 源6 7 2 、及 一 第二晶體管6 6 2 。前級充放電電路 6 0 5包含一第三電流源6 1 0、 一第一控制開關(guān)6 2 0 、 一第四電流源6 1 2 、 一第二控制開關(guān)6 2 2 、 及一電容6 3 0 。
輸出電路6 8 0包含一反相器 (inverter) 6 8 1、 一第一與非門(NAND gate) 6 8 3、 一第二與非門6 8 5 、一與門6 8 7 、及 一 或 門6 8 9 。
前級充放電電路6 0 5及信號處理電路6 5 0的 內(nèi)部電路結(jié)構(gòu)，同于前級充放電電路3 0 5及信號處 理電路3 5 Q的內(nèi)部電路結(jié)構(gòu)，所以不再贅述其相關(guān) 元件的電路連接。反相器6 8 l包含一輸入端及一輸 出端，其中輸入端耦合于第 一 晶體管6 6 0 ，用以接 收一第一延遲信號Sdl ，輸出端用以輸出執(zhí)行第一延
25遲信號Sdl的邏輯反相處理所產(chǎn)生的一第一信號。第 一與非門683包含一第一輸入端、 一第二輸入端、
及一輸出端，其中第一輸入端耦合于反相器6 8 1的 輸出端，用以接收第一信號。第二與非門6 8 5包含 一第一輸入端、 一第二輸入端、及一輸出端，其中第 一輸入端耦合于第二晶體管6 6 2，用以接收一第二 延遲信號Sd 2 ，第二輸入端耦合于第 一 與非門6 8 3 的輸出端，輸出端耦合于第 一 與非門6 8 3的第二輸 入端。第 一 與非門6 8 3與第二與非門6 8 5組合為 一 RS正反器(RS Flip-Flop)，用以根據(jù)第二延遲信 號Sd2及第一信號產(chǎn)生一第二信號，并從第二與非門 6 8 5的輸出端輸出第二信號。與門6 8 7包含 一 第
一輸入端、 一第二輸入端、及一輸出端，其中第一輸 入端耦合于第二晶體管6 6 2 ，用以接收第二延遲信 號Sd 2 ，第二輸入端耦合于第二與非門6 8 5的輸出 端，用以接收第二信號，輸出端用以輸出執(zhí)行第二延 遲信號Sd2與第二信號的邏輯及處理所產(chǎn)生的一第三 信號?；蜷T6 8 9包含一第一輸入端、 一第二輸入端、 及一輸出端，其中第一輸入端耦合于與門6 S 7的輸 出端，用以接收第三信號，第二輸入端耦合于第 一 晶 體管6 6 0，用以接收第一延遲信號Sdl，輸出端用 以輸出執(zhí)行第一延遲信號Sd 1與第三信號的邏輯或處
26理所產(chǎn)生的一邏輯輸出信號Sout。
請注意，輸出電路6 8 0只根據(jù)第 一 延遲信號Sd1及第二延遲信號Sd 2以產(chǎn)生邏輯輸出信號Sout ，并不需輸入邏輯輸入信號Sin至輸出電路6 8 0 。相對應(yīng)于延遲電路6 0 0的邏輯輸入信號 Sin、電壓信號Vc、第一延遲信號Sdl 、第二延遲信號Sd2 、及邏輯輸出信號Soiit的工作時序圖，仍同于圖4所示的延遲電路3 0 Q的相關(guān)信號的工作時序圖，所以不再贅述其工作原理。
請參考圖7，圖7是顯示依本發(fā)明第四實施例的延遲電路7 0 0的電路示意圖。延遲電路7 0 0包含一前級充放電電路7 0 5 、 一信號處理電路7 5 0 、及一輸出電路7 8 0。信號處理電路7 5 0包含一第一電流源7 7 0 、 一第 一 晶體管7 6 Q 、 一第二電流源7 7 2 、及 一 第二晶體管7 6 2 。前級充放電電路
7 0 5包含一第三電流源7 1 0、 一第一控制開關(guān)7
2 0、 一第四電流源7 1 2、 一第二控制開關(guān)7 2 2、及一電容7 3 0。輸出電路7 8 0包含一反相器7 8
1 、 一第 一 與非門7 8 3 、 一第二與非門7 8 5 、 一與門7 8 7 、一或門7 8 9 、及復(fù)數(shù)個緩沖器(buffer)
7 9 1 - 7 9 4 。
前級充放電電路7 0 5及信號處理電路7 5 0的內(nèi)部電路結(jié)構(gòu)，同于前級充放電電路5 0 5及信號處
理電路55 0的內(nèi)部電路結(jié)構(gòu)，所以不再贅述其相關(guān)
元件的電路連接。緩沖器7 9 1耦合于第二晶體管7
62與與門78 7的一輸入端之間，緩沖器7 9 2 -7
94孝禺合于第一晶體管7 6 0與或門7 8 9的一輸入
丄山 順之間，輸出電路78 O的其余內(nèi)部電路結(jié)構(gòu)是同于
輸出電路6 80 ，所以不再贅述。相對應(yīng)于延遲電路
700的邏輯輸入信號Sin、電壓信號Vc、第 一 延遲
信號Sd 1、第二延遲信號Sd2 、及邏輯輸出信號Soiit
的工作時序圖，仍同于圖4所示的延遲電路3 0 0的
相關(guān)信號的工作時序圖，所以不再贅述其工作原理。
由上述可知，依本發(fā)明的延遲電路是根據(jù)晶體管
的臨界電壓、電容元件的電容值、及電流源的電流值
以決定信號延遲時間，即信號延遲時間不受供應(yīng)電壓
漂移所影響，所以當(dāng)供應(yīng)電壓不穩(wěn)定時，依本發(fā)明的
延遲電路仍可根據(jù)邏輯輸入信號產(chǎn)生穩(wěn)定的邏輯輸出
信號，使邏輯輸出信號不會因供應(yīng)電壓不穩(wěn)定而導(dǎo)至
時脈抖動現(xiàn)象
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明的權(quán)利要求范圍所做的均等變化與修飾，皆應(yīng)屬本發(fā)
園
范
旳
月
權(quán)利要求
1. 一種延遲電路，其特征在于，包含一前級充放電電路，其包含一輸入端用以接收一邏輯輸入信號，及一輸出端用以輸出一電壓信號，該前級充放電電路是用以根據(jù)該邏輯輸入信號執(zhí)行充放電程序產(chǎn)生該電壓信號；一信號處理電路，耦合于該前級充放電電路的該輸出端以接收該電壓信號，用以根據(jù)該電壓信號產(chǎn)生一第一延遲信號及一第二延遲信號，該信號處理電路包含一第一電流源，其包含一第一端用以接收一第一供應(yīng)電壓，及一第二端；一第一晶體管，其包含一第一端用以接收一第二供應(yīng)電壓，一第二端耦合于該第一電流源的該第二端，及一控制端耦合于該前級充放電電路的該輸出端，用以接收該電壓信號，其中該第一晶體管的該第二端是用以輸出該第一延遲信號；一第二電流源，其包含一第一端用以接收該第二供應(yīng)電壓，及一第二端；以及一第二晶體管，其包含一第一端用以接收該第一供應(yīng)電壓，一第二端耦合于該第二電流源的該第二端，及一控制端耦合于該前級充放電電路的該輸出端，用以接收該電壓信號，其中該第二晶體管的該第二端是用以輸出該第二延遲信號；以及一輸出電路，其包含一第一輸入端耦合于該第一晶體管的該第二端，用以接收該第一延遲信號，一第二輸入端耦合于該第二晶體管的該第二端，用以接收該第二延遲信號，一第三輸入端用以接收該邏輯輸入信號，及一輸出端用以輸出一邏輯輸出信號，其中該輸出電路根據(jù)該第一延遲信號、該第二延遲信號、及該邏輯輸入信號產(chǎn)生該邏輯輸出信號。
2 如權(quán)利要求1所述的延遲電路，特征在于，中該即級充放電電路包含一第三電流源，其包含 一 第 一 端用以接收該第供應(yīng)電壓，及_■ 丄山 一第—頓第一控制開關(guān)，其包含 一 第一4山 頓稱合于該第二電流源的該第~ 上山 一順，一控制端用以接收該邏輯輸入信號，及——-丄山 順；第四電流源，其包含 一 第 一 端用以接收該第一供應(yīng)電壓，及一第二端一第二控制開關(guān)，其包含 一 第一i山 順孝禺合于該第四電流源的該第~■ 丄山 一頓，一控制端用以接收該邏輯輸入信 號，及一第二女而牽禺^于該第 一 控制開關(guān)的該第—i山 頓以及一電容，其包含一第一端耦合于該第一控制開關(guān)的該第二^山 順，用以輸出該電壓信號，及一第二丄山 順用以接收該第二供應(yīng)電壓
3 如權(quán)利要求1所述的延遲電路， 其特征在于， 其中該輸出電路包含一第一或非門，其包含 一 第 一 輸入端用以接收該邏輯輸入信號， 一第二輸入端耦合于該第一 曰 ——日日體管的該~■ 丄山 第 一 頓，用以接收該第二延遲信號，及-一輸iii端；一第二或非門，其包含 一 第 一 輸入端孝禺 A于該第晶體管的該第 一 順，用以接收該第二延遲信號，第二輸入端耦合于該第一晶體管的該第二i山 乂而，用以接收該第一延遲信號，及一輸出端；一第-*非門，其包含 一 第 一 輸入端用以接收該邏輯輸入信號， 一第二輸入端耦合于該第— 曰 曰曰體管的該第二端，用以接收該第一延遲信號，及一輸出丄山 順以及一第四或非門，其包含 一 第 一 輸入端孝禺于該第或非門的該輸出端， 一第二輸入端耦合于該第—或非門的該輸出"V山 頓》 一第三輸入端耦合于該第三或非門的該輸出上山 順，及 一 輸出端用以輸出該邏輯輸出信-號'
4 如權(quán)利要求1所述的延遲電路，其特征在 于，其中該輸出電路包含一第 一 或門，其包含--第一輸入端用以接收該邏輯輸入信號， 一 第二輸入端耦合于該第二晶體管的該第二端，用以接收該第二延遲信號，及 一 輸出端；一第二或門，其包含第 一 輸入端耦合于該第—晶體管的該第二端，用以接收該第二延遲信號，第二輸入端耦合于該第 一 晶體管的該第二端，用以接收該第一延遲信號，及一輸出端；一第三或門，其包含第一輸入端用以接收該邏輯輸入信號， 一 第二輸入端耦合于該第 一 晶體管的該第二端，用以接收該第一延遲信號，及 一 輸出端以及一與門，其包含 一 第輸入端耦合于該第一或門的該輸出端， 一第二輸入A山 順耦合于該第二或門的該輸出端， 一第三輸入端耦合于該第三或門的該輸出端，及 一 輸出端用以輸出該邏輯輸出信號。
5 —種延遲電路，其特征在于，包含一前級充放電電路，包含 一 輸入端用以接收邏輯輸入信號，及 一 輸出一山 頓用以輸出一電壓信號，該前級充放電電路是用以根據(jù)該邏輯輸入信號執(zhí)行充放電程序產(chǎn)生該電壓信號；一信號處理電路，耦合于該前級充放電電路的該輸出端以接收該電壓信號，用以根據(jù)該電壓信號產(chǎn)生一第一延遲信號及一第二延遲信號， 該信號處理電路包含第一電流源，其包含一 第一端用以接收一第一供應(yīng)電壓，及一第二端；第一晶體管，其包含一第一端用以接收一第二供應(yīng)電壓， ~*端耦合于該第一電流源的該第二端，及控制端賴合于該前級充放Efe電路的該輸出端，以接收該電壓信號，其中該第 一 晶體管的該第二端是用以輸出該第一延遲信號；第二電流源，其包含一 第一端用以接收該第二供應(yīng)電壓，及一第二端；以及一第一 曰 ~■日日體管，其包含一 第一端用以接收該第一供應(yīng)電壓， 一第二端耦合于該第二電流源的該第二端，及控制端孝禺合于該前級充放1電電路的該輸出端，以接收該電壓信號，其中該第二晶體管的該第二端是用以輸出該—'延遲信號；以及輸出電路， 其包含 一 第 一 輸入端華禺合于該第一晶體管的該第二上山 頓，用以接收該第一延遲信號，一第二輸入一山 頓親合于該第二晶體管的該第二端，用以接收該第二延遲信號，及一輸出端用以輸出一邏輯輸出信號， 其中該輸出電路根據(jù)該第 一 延遲信號及該第延遲信號產(chǎn)生該邏輯輸出信號。
6 如權(quán)利要求5所述的延遲電路，其特征在于， 其中該前級充放電電路包含第三電流源，其包含一第一端用以接收該第供應(yīng)電壓'及 一 第二端；第一控制開關(guān)，其包含 一 第 一 端耦合于該第二電流源的該第二端，一 控制端用以接收該邏輯輸入信號，及第 一 頓；一第四電流源，其包含一第一端用以接收該第—供應(yīng)電壓，及 一 第二端；第二控制開關(guān)，其包含 一 第 一 端耦合于該第四電流源的該第二端，一 控制端用以接收該邏輯輸入信號，及第二端耦合于該第 一 控制開關(guān)的該-■1山 順以及電容，其包含一第一端耦合于該第—控制開關(guān)的該第一端，用以輸出該電壓信號，及一第一 丄山 一順，用以接收該第二供應(yīng)電壓。
7 如權(quán)利要求5所述的延遲電路，其特征在于， 其中該輸出電路包含反相器，其包含一輸入端耦合于該第_■ 曰 曰曰體管的該第一端以接收該第一延遲信號，及一輸出端第一與非門， 其包含一第一輸入端、一第—輸入端、及一輸出一山 頓，該第輸入端耦合于該反相器的該輸出Jj山 頓第二與非門，其包含一第一輸入端耦合于該第一晶體管的該第端以接收該第二延遲信號， ~ 第—輸入上山 順親合于該第一與非門的該輸出端，及一輸出一山 順牽禺合于該第一與非門的該第二輸入端；與門，含一第—輸入端華禺合于該第一 曰 ——日日體管的該第端以接收該第延遲信號， 一第二輸入上山 頓稱合于該第二與非門的該輸出端，及-一輸出端；以及或門，包含一第輸入端耦合于該與門的該輸出Jj山 頓，一第輸"X 丄山 入順孝禺合于該第一晶體管的該第—丄山 頓以接收該第延遲信號及 一 輸出端用以輸出該邏輯輸出信號。
8 如權(quán)利要求7所述的延遲電路，其特征在 于，其中該輸出電路另包含至少 一 緩沖器，耦合于該第 一 晶體管的該第二端 與該或門的該第二輸入端之間。
9 如權(quán)利要求7所述的延遲電路，其特征在 于，其中該輸出電路另包含至少 一 緩沖器，耦合于該第二晶體管的該第二端 與該與門的該第 一 輸入端之間。
全文摘要
一種可提供高穩(wěn)定延遲時間于數(shù)字信號處理的延遲電路，包含一前級充放電電路、一信號處理電路、及一輸出電路。前級充放電電路根據(jù)一邏輯輸入信號執(zhí)行充放電程序，用以產(chǎn)生一電壓信號，信號處理電路根據(jù)電壓信號執(zhí)行信號處理以產(chǎn)生一第一延遲信號及一第二延遲信號，輸出電路執(zhí)行第一及第二延遲信號的邏輯信號處理，以產(chǎn)生落后邏輯輸入信號一延遲時間的一邏輯輸出信號，此延遲時間是和電源電壓無關(guān)，所以即使電源電壓不穩(wěn)定，延遲電路仍可在不受電源電壓影響下，執(zhí)行邏輯輸入信號的信號延遲處理，以產(chǎn)生穩(wěn)定的邏輯輸出信號。
文檔編號H03K5/13GK101465631SQ200710162170
公開日2009年6月24日 申請日期2007年12月21日 優(yōu)先權(quán)日2007年12月21日
發(fā)明者陳力輔 申請人:碩頡科技股份有限公司