專利名稱：阻抗元件的校正電路的制作方法
技術領域：
本發(fā)明與高速收發(fā)器(transceiver)有關，特別關于用以校正高速收發(fā)器的 終端阻抗(termination impedance)的電路。
背景技術：
如何防止信號反射是與高速收發(fā)器的設計息息相關的重要議題。當一收 發(fā)器連接至一傳輸線，為了達到阻抗匹配并降低信號反射，設計者必須令所 述的收發(fā)器的輸出/輸入阻抗大致等于所述的傳輸線的特征阻抗。更明確地說， 當所述的收發(fā)器作為一傳輸器(tmnsmitter)時，所述的收發(fā)器的輸出阻抗應等 于所述的傳輸線的特征阻抗；當所述的收發(fā)器作為一接收器(receiver)時，所述 的收發(fā)器的終端阻抗應等于所述的傳輸線的特征阻抗。在集成電路芯片中，幾乎所有晶體管及被動電阻的電阻值或多或少都會 隨著制造工藝、操作電壓、溫度等因素變動。當一收發(fā)器的輸出/輸入阻抗因 上述因素變化時，即可能造成阻抗不匹配的現象。因此，適度校正芯片內部 由晶體管及/或被動電阻組成的阻抗是必要的。請參閱圖1，圖1為第6,157,206號美國專利所提出的校正電路的示意圖。 此圖繪示一集成電路100的一部份。 一參考終端元件106耦合至一端點110。 一電阻120耦合于端點110和集成電路100外部的接地點之間，并且通常為 一精密電阻(舉例而言，誤差小于+/-1%)。參考終端元件106與電阻120串聯 后形成一分壓器(voltage divider)。一比較器104具有兩輸入端與一輸出端。比較器104的兩輸入端分別耦合至端點110與一參考電壓源(VREF)。 Vref大致等于集成電路100的電壓供應源的電壓的一半。比較器104用以比較Vref與所 述的分壓器于端點110形成的分壓。比較器104的輸出端則耦合至一控制器102。控制器102可根據比較器104的輸出信號調整參考終端元件106。如果 比較器104的輸出信號顯示端點110的電壓高于Vref，則控制器102會產生 一相對應的輸出，令參考終端元件106的阻抗值增加，以降低端點110的電 壓。相對地，如果比較器104的輸出信號顯示端點110的電壓低于Vref，控 制器102會產生另一輸出，令參考終端元'件106的阻抗值減少，以提高端點 110的電壓。借由這樣的反饋機制，參考終端元件106的阻抗值可被調整為大 致等于電阻120的阻抗值?？刂平K端元件108與參考終端元件106大致相同，并且為一輸入緩沖器 112的終端阻抗。在上述的反饋機制趨于穩(wěn)定后，控制器102會將用以調整參 考終端元件106的控制信號提供給控制終端元件108。由于控制終端元件108 與參考終端元件106相同，控制終端元件108還可被調整為大致匹配于電阻 120，借此達成校正控制終端元件108的效果。 一般而言，上述的校正過程持 續(xù)進行，并且不影響其他電路(例如輸入緩沖器112)的運作。圖1以校正上拉式(pull-iip)的終端元件為例。于實際應用中，此校正方法 還可用以校正下拉式(pull-down)的終端元件。由于上拉晶體管(pull-up transistor)及下拉晶體管(pull-down transistor)的導電性(conductance)不同，兩者的尺寸也有差異，這兩種晶體管通常需要不同的校正信號。此外， 一集成電 路芯片可能包含復數個區(qū)塊(section)，每個區(qū)塊又可能需要不同的輸出/輸入阻抗。假設某一區(qū)塊的輸出阻抗同時包含上拉及下拉晶體管，則校正所述的區(qū) 塊的輸出阻抗至少需要兩個校正接腳和兩個外接電阻。若所述的區(qū)塊的輸入 阻抗還同時包含上拉及下拉晶體管，則校正所述的區(qū)塊的輸入阻抗還需要增 加兩個校正接腳和兩個外接電阻。因此，根據圖1所示的校正程序，校正集成電路芯片中某一區(qū)塊的輸出/ 輸入阻抗至少需要四個校正接腳和四個外接電阻。在現有技術中，對包含多 組收發(fā)器的芯片而言，為了要針對制造工藝、電壓、溫度等變異進行阻抗校 正以達到良好的信號品質，勢必得耗費許多的校正接腳和芯片面積。除了耗 費芯片本身的資源之外，每一個與所述的芯片搭配的電路板上還需要許多搭 配校正電路的外接電阻。顯然，此領域需要發(fā)展可減少校正接腳和芯片電阻的數量的技術。此外， 如何減少校正電路占用的芯片面積又不降低高速信號品質也為當務之急。發(fā)明內容為解決上述問題，本發(fā)明提供用以校正阻抗元件的電路及方法。根據本 發(fā)明，校正一集成電路中的所有收發(fā)器的輸出/輸入阻抗僅需一校正接腳與一 外接電阻。根據本發(fā)明的一較佳具體實施例為一校正電路。所述的校正電路包含復 數個第一阻抗元件、復數個第二阻抗元件，以及一第一反饋系統。所述的第一反饋系統用以選擇M,個所述的第一阻抗元件和N,個所述的第二阻抗元件， 以使所述的M,個第一阻抗元件與所述的N,個第二阻抗元件的一第一組合大 致匹配于一第一電阻的一阻抗。所述的第一反饋系統還用以選擇M2個所述的 第一阻抗元件和N2個所述的第二阻抗元件，以使所述的M2個第一阻抗元件與所述的N2個第二阻抗元件的一第二組合大致匹配于所述的第一電阻的所述的阻抗。根據M^ Ni、 M2與N2的值以及一目標阻抗，所述的第一反饋系統 為復數個第三阻抗元件產生一組第一校正信號，并為復數個第四阻抗元件產 生一組第二校正信號。


圖1為現有技術所提出的校正電路的示意圖。圖2繪示根據本發(fā)明的第一較佳具體實施例的校正電路的電路圖。圖3繪示圖2的第一反饋系統的實施范例。圖4繪示根據本發(fā)明的第二較佳具體實施例的校正電路的電路圖。圖5繪示阻抗元件的幾種可能的實現方式。附圖標號100:集成電路 102:控制器104:比較器106:參考終端元件跳控制終端元件110:l山上 頓點112:輸入緩沖器120:電阻200:校正電路202:第一反饋系統204、206、 208:端點210:第一阻抗元件220:第二阻抗元件230:第三阻抗元件240:第四阻抗元件215:第一控制信號225:第二控制信號235:第一校正信號245:第二校正信號250:總線260:第一電阻280:集成電路202A:比較器202B:上數/下數計數器400:校正電路402:第一反饋系統403:第二反饋系統404、406、 408:端點410:第一阻抗元件420:第二阻抗元件430:第三阻抗元件440:第四阻抗元件450:第五阻抗元件460:第六阻抗元件415:第一控制信號425:第二控制信號435:第一校正信號445:第二校正信號455:第三校正信號465:第四校正信號405A 、 405B:總線480:集成電路4卯:第一電阻具體實施方式
本發(fā)明的優(yōu)點與精神可以借由以下的發(fā)明詳述及附圖得到進一步的了解。本發(fā)明的一范疇在于提供用以校正阻抗元件的電路及方法。根據本發(fā)明的第一較佳具體實施例為一校正電路。請參閱圖2，圖2繪示所述的校正電路 200的電路圖。校正電路200位于一集成電路280中，并且包含復數個第一阻 抗元件210、復數個第二阻抗元件220，以及一第一反饋系統202。每一個第一阻抗元件210的尺寸大致相同，并且具有一被表示為X的阻 抗值。每一個第二阻抗元件220的尺寸也大致相同，并且具有一被表示為r 的阻抗值。圖5繪示幾種所述的這些阻抗元件可能的實現方式。各個第一阻抗元件 210與第二阻抗元件220可各自包含一開關及一被動電阻。在上拉式阻抗元件 中，所述的開關可為一P型晶體管(PMOS);在下拉式阻抗元件中，所述的開 關則可為一 N型晶體管(NMOS)。此外，上/下拉式阻抗元件都可采用傳輸門 (transmission gate)作為開關。只要各個第一阻抗元件210彼此相同、各個第二 阻抗元件220彼此相同，第一阻抗元件210與第二阻抗元件220不需要采用 同樣的實現方式。借由一組第一控制信號215，第一反饋系統202由所述的這些第一阻抗元 件210中選出M,個第一阻抗元件210。第一反饋系統202并借由一組第二控 制信號225，由所述的這些第二阻抗元件220中選出N,個第二阻抗元件220。 M,與N,都為正整數。所述的1V^個第一阻抗元件210與所述的個第二阻抗 元件220的一第一組合大致匹配于一第一電阻260的阻抗(RD。 一般而言，第 一電阻260可為位于集成電路280之外的印刷電路板上的芯片電阻。第一電 阻260耦接于端點204與一外部接地點之間。如圖2所示，所述的一組第一控制信號215和所述的一組第二控制信號 225可通過總線250傳送。于此實施例中，上述的第一組合并聯所述的M,個 第一阻抗元件210與所述的M個第二阻抗元件220。其他未為第一反饋系統 202選擇的第一阻抗元件210與第二阻抗元件220可被關閉或被設定為開路。于此實施例中，所述的這些第一阻抗元件210耦合于端點204與端點206 之間，所述的這些第二阻抗元件220則系耦合于端點208與端點206的間。
端點206可以為集成電路280中的電壓供應源的輸出點。于實際應用中，本 發(fā)明當然可以采用其他的方式組合所述的這些第一阻抗元件210與所述的這 些第二阻抗元件220，并不限于如圖2所示的第一組合。如圖3所示，第一反饋系統202可包含一比較器202A和一上數/下數計 數器(up/down counter) 202B。所述的這些第一阻抗元件210、第二阻抗元件 220，以及第一電阻260可構成一分壓器。此分壓器于端點204形成的分壓傳 送至比較器202A的一輸入端。比較器202A的另一輸入端耦合至一參考電壓 源(Vref)。簡言之，比較器202A用以比較Vref與端點204的電壓。VreF可大 致等于集成電路280的電壓供應源的電壓的一半。上數/下數計數器202B根 據比較器202A的比較結果上數/下數一輸出信號。所述的輸出信號即包含用 以控制所述的這些第一阻抗元件210的所述的一組第一控制信號215和用以 控制所述的這些第二阻抗元件220的所述的一組第二控制信號225。如果比較器202A的比較結果顯示端點204的電壓高于Vref，上數/下數 計數器202B即產生一相對應的輸出，減少所述的第一組合中的第一阻抗元件 210及/或第二阻抗元件220，以增加端點204與端點206間的阻抗值。相對地， 如果比較器202A的比較結果顯示端點204的電壓低于Vref，則上數/下數計 數器202B產生另一相對應的輸出，增加所述的第一組合中的第一阻抗元件 210及/或第二阻抗元件220，以降低端點204與端點206間的阻抗值。上數/ 下數計數器202B借此反饋機制決定適當的Mi與的值，使所述的Iv^個第 一阻抗元件210與所述的Ni個第二阻抗元件220的所述的第一組合可大致匹 配于第一電阻260的阻抗(&)。于此實施例中，所述的第一組合并聯所述的 Mi個第一阻抗元件210與所述的N,個第二阻抗元件220。如上所述，每一個第一阻抗元件210具有一被表示為義的阻抗值，每一 個第二阻抗元件220具有一被表示為r的阻抗值。如熟悉此技術領域者所知， 所述的Mi個并聯的第一阻抗元件210的阻抗值為("MD，并且所述的N,個并 聯的第二阻抗元件220的阻抗值為(r/N,)。于此實施例中，所述的第一組合與
第一電阻260的阻抗(RO的關系可被表示為:<formula>formula see original document page 12</formula>(公式一)其中的"II"符號表示并聯運算。接著，借由改變所述的一組第一控制信號215與所述的一組第二控制信 號225，第一反饋系統202可由所述的這些第一阻抗元件210中重新選擇M2 個第一阻抗元件210，并由所述的這些第二阻抗元件220中重新選擇N2個第 二阻抗元件220。所述的M2個第一阻抗元件210與所述的N2個第二阻抗元件 220的一第二組合也大致匹配于第一電阻260的阻抗(R0。于此實施例中，所 述的第二組合并聯所述的M2個第一阻抗元件210與所述的N2個第二阻抗元 件220。 M2與N2也借由上述的反饋機制產生。M2為不等于Mi的正整數，N2 則為不等于N,的正整數。所述的第二組合與第一電阻260的阻抗(R,)的關系可被表示為<formula>formula see original document page 12</formula>由于Mp N1、 M2與N2的值以及第一電阻260的阻抗(R!)都為已知，第 一反饋系統202可通過計算公式一和公式二的聯立方程式得出Z與r的值。 要解出兩個未知數最少需要兩個獨立方程式。根據本發(fā)明，第一反饋系統202 也可采用更多種組合方式(即更多的方程式)來產生義與7的值。圖2所示的復數個第三阻抗元件230與復數個第四阻抗元件240將被用 以組成端點208與端點206間的一目標阻抗(R2)。目標阻抗(R2)即為一傳收器 所需要的輸出或輸入阻抗，因此為已知數。根據本發(fā)明，每一個第三阻抗元 件230的尺寸大致相同于一個第一阻抗元件210的尺寸，并且每一個第四阻 抗元件240的尺寸大致相同于一個第二阻抗元件220的尺寸。因此，每一個 第三阻抗元件230也應具有一等于Z的阻抗值，每一個第四阻抗元件240也 應具有一等于r的阻抗值。
根據義與F的值以及目標阻抗(R2)，第一反饋系統202可為所述的這些第 三阻抗元件230產生一組第一校正信號235，并為所述的這些第四阻抗元件 240產生一組第二校正信號245。如圖2所示，所述的一組第一校JE信號235 和所述的一組第二校正信號245可通過總線250傳送。所述的一組第一校正 信號235用以由所述的這些第三阻抗元件230中選擇M3個第三阻抗元件230。 所述的一組第二校正信號245則用以由所述的這些第四阻抗元件240中選擇 N3個第四阻抗元件240。于此實施例中，所述的M3個第三阻抗元件230與所 述的N3個第四阻抗元件240分別耦合于端點208與端點206之間。第一反饋系統202可根據下列方程式決定M3與N3的值于此方程式中，義與r的值以及目標阻抗(R2)為已知。此外，M3與N3兩 者之一可預先由第一反饋系統202決定。因此，第一反饋系統202可利用公式三計算另一個未知的數值(M3或N3)。借由適當地選擇M3與N3的值，所述的M3個第三阻抗元件230與所述的N3個第四阻抗元件240的組合可大致匹配于目標阻抗(R2)。對集成電路280中的任一個收發(fā)器來說，此目標阻抗(R2)可能為一傳送模 式所需的輸出阻抗，也可能為一接收模式所需的終端阻抗。由于目標阻抗(R2) 無須等于第一電阻260的阻抗(R!)，只要義與F的值已被計算出來，校正電路 200即可針對不同的目標阻抗分別為多組阻抗元件產生校正信號。簡言之，即 使集成電路280中各組上拉式阻抗元件所須達成的目標阻抗不同，所有的上 拉式阻抗元件仍可共用單一個校正電路200。因此，集成電路280中所有的上 拉式阻抗元件僅須一校正接腳和一外接電阻(即第一電阻260)。于實際應用中，用以計算公式一、公式二、公式三的方程式解答器(equation solver)可以用硬件(集成電路)或軟件(運算程序)來實現。雖然上述實施例以上拉式阻抗元件為例，根據本發(fā)明的校正電路還可用
以校正下拉式阻抗元件。此外，所述的這些阻抗元件可各自由晶體管及/或被動電阻組成。 一般來說， 一上拉式阻抗元件以一作為開關的PMOS串聯一被 動電阻， 一下拉式阻抗元件則以一作為開關的NMOS串聯一被動電阻。如圖 5所示，上/下拉式阻抗元件都可釆用傳輸門(transmissiongate)作為開關。根據本發(fā)明的第二較佳具體實施例也為一校正電路。請參閱圖4，圖4繪 示所述的校正電路400的電路圖。校正電路400位于一集成電路480中。相 較于圖2的校正電路200，除了復數個第一阻抗元件410、復數個第二阻抗元 件420，以及一第一反饋系統402之外，校正電路400還進一步包含一第二反 饋系統403。于此實施例中，所述的這些第一阻抗元件410與第二阻抗元件420耦合 于端點404和端點406之間。集成電路480中的復數個第三阻抗元件430與 復數個第四阻抗元件440耦合于端點408和端點406之間。端點406可以為 集成電路480中的電壓供應源的輸出點。第一反饋系統402可如圖2所示的第一反饋系統202，用以校正所述的這 些第三阻抗元件430與第四阻抗元件440。在第一反饋系統402校正所述的這 些第三阻抗元件430與第四阻抗元件440之后(即選出M3個第三阻抗元件430 和N3個第四阻抗元件440之后)，所述的M3個第三阻抗元件430與所述的N3 個第四阻抗元件440的組合被視為大致匹配于目標阻抗(R2)。因此，第二反饋 系統403可根據以所述的M3個第三阻抗元件430與所述的N3個第四阻抗元 件440的組合為基準，為集成電路480中的復數個第五阻抗元件450和復數 個第六阻抗元件460進行校正。如圖4所示，所述的這些第三阻抗元件430、第四阻抗元件440、第五阻 抗元件450，以及第六阻抗元件460形成一分壓器。此分壓器于端點408形成 的分壓傳送至第二反饋系統403。根據端點408的電壓，第二反饋系統403可 為所述的這些第五阻抗元件450產生一組第三校正信號455，并可為所述的這 些第六阻抗元件460產生一組第四校正信號465。于此實施例中，總線405A 的作用與圖2的總線250相同，總線405B則可用以傳送所述的一組第三校正 信號455和所述的一組第四校正信號465。所述的一組第三校正信號455用以選出適當個數的第五阻抗元件450，所 述的一組第四校正信號465則用以選出適當個數的第六阻抗元件460，以使被 選出的第五阻抗元件450和被選出的第六阻抗元件460的一第四組合大致匹 配于所述的M3個第三阻抗元件430與所述的N3個第四阻抗元件440的組合。 借此，校正電路400即可達成校正所述的這些第五阻抗元件450與第六阻抗 元件460的目的。由此實施例可知，下拉式阻抗元件(第五阻抗元件450和第六阻抗元件460) 還可共用校正電路400的校正功能。因此，根據本發(fā)明，校正集成電路480 中所有的收發(fā)器僅須一校正接腳和一外接電阻(即第一電阻490)。于另一實施例中，圖2的復數個第一阻抗元件210與第二阻抗元件220 的阻抗值可分別符合二進位制加權的順序(binary-weighted sequence)。舉例來 說，若總共有(P+1)個第一阻抗元件210，所述的這些第一阻抗元件210的阻 抗值可分別為X，義/21， Z/22...， Z/2P。若總共有(Q+1)個第二阻抗元件220， 所述的這些第二阻抗元件220的阻抗值則可分別為F， F/21， F/22...， 172Q。相對地，所述的M,個并聯的第一阻抗元件210的阻抗值變?yōu)?";c7)，其 中的為由{2°, 21， 22 ...， 2"中選出M,個值的總和；所述的M,個值對應于所 述的第一組合中的Mt個第一阻抗元件210。所述的&個并聯的第二阻抗元件 220的阻抗值則變?yōu)?W7)，其中的^為由{2°， 21, 22 ...， 2Q)中選出N!個值的 總和；所述的N,個值對應于所述的第一組合中的N,個第二阻抗元件220。于此實施例中，所述的第一組合與第一電阻260的阻抗(RD的關系可被表 示為(Z/x7)〃07W^Ri……(公式四)。相似地，所述的第二組合與第一電阻260的阻抗(Ri)的關系可被表示為 ("jc2)〃(7&2) = R,……(公式五)，其中的W為由^,2、2、.,2P沖選出M2個值的總和；所述的Mb個值對 應于所述的第二組合中的M2個第一阻抗元件210; y2為由(20, 21， 22…，2Q} 中選出N2個值的總和；所述的N2個值對應于所述的第二組合中的N2個第二 阻抗元件220。由于W、 ^、 x2與;^的值以及第一電阻260的阻抗(RJ都為已知，第一 反饋系統202可通過計算公式四和公式五的聯立方程式得出Z與F的值。接 著，第一反饋系統202可為所述的這些第三阻抗元件230產生所述的一組第 一校正信號235，并為所述的這些第四阻抗元件240產生所述的一組第二校正 信號245。借由以上較佳具體實施例的詳述，希望能更加清楚描述本發(fā)明的特征與 精神，而并非以上述所揭露的較佳具體實施例來對本發(fā)明的范疇加以限制。 相反地，其目的是希望能涵蓋各種改變化及具相等性的安排于本發(fā)明所要申 請的權利要求范疇內。
權利要求
1. 一種校正電路，包含 復數個第一阻抗元件； 復數個第二阻抗元件；以及一第一反饋系統，所述的第一反饋系統用以選擇Mi個所述的第一阻抗元 件和N,個所述的第二阻抗元件，以使所述的M,個第一阻抗元件與所述的N, 個第二阻抗元件的一第一組合大致匹配于一第一電阻的一阻抗(R1)，所述的第一反饋系統還用以選擇M2個所述的第一阻抗元件和N2個所述的第二阻抗元 件，以使所述的M2個第一阻抗元件與所述的N2個第二阻抗元件的一第二組 合大致匹配于所述的第一電阻的所述的阻抗，Mh M2與N2為正整數；其中，根據M!、 N卜M2與N2的值以及一目標阻抗(R2)，所述的第一反 饋系統為復數個第三阻抗元件產生一組第一校正信號，并為復數個第四阻抗 元件產生一組第二校正信號。
2. 如權利要求1所述的校正電路，其中每一個所述的第一阻抗元件的尺 寸大致相同于每一個所述的第三阻抗元件的尺寸，并且每一個所述的第二阻 抗元件的尺寸大致相同于每一個所述的第四阻抗元件的尺寸。
3. 如權利要求1所述的校正電路，其中所述的第一組合并聯所述的M！ 個第一阻抗元件與所述的&個第二阻抗元件，并且所述的第二組合并聯所述的M2個第一阻抗元件與所述的N2個第二阻抗元件。
4. 如權利要求3所述的校正電路，其中所述的一組第一校正信號用以由 所述的復數個第三阻抗元件中選擇M3個所述的第三阻抗元件，所述的一組第 二校正信號用以由所述的復數個第四阻抗元件中選擇N3個所述的第四阻抗元件，并且所述的M3個第三阻抗元件與所述的N3個第四阻抗元件的一第三組合大致匹配于所述的目標阻抗(R2)。
5. 如權利要求4所述的校正電路，其中所述的第三組合并聯所述的M3 個第三阻抗元件與所述的N3個第四阻抗元件。
6.如權利要求5所述的校正電路，其中X表示一個所述的第一阻抗元件 的阻抗值，r表示一個所述的第二阻抗元件的阻抗值，并且所述的第一反饋系 統根據下列方程式決定M3與N3:其中的"II"符號表示并聯運算。
7. 如權利要求1所述的校正電路，其中所述的第一反饋系統包含 一分壓器，所述的分壓器包含所述的復數個第一阻抗元件、所述的復數個第二阻抗元件，以及所述的第一電阻；一比較器，所述的比較器用以比較一參考電壓與所述的分壓器中的一第 一分壓，以產生一比較結果；以及一上數/下數計數器，所述的上數/下數計數器根據所述的比較結果上數/ 下數一二進位輸出，所述的二進位輸出用以控制所述的復數個第一阻抗元件 和所述的復數個第二阻抗元件。
8. 如權利要求1所述的校正電路，其中每一個所述的第一阻抗元件與每 一個所述的第二阻抗元件分別包含一晶體管和一電阻。
9，如權利要求8所述的校正電路，其中所述的晶體管選擇性地為一P型晶體管或一N型晶體管。
10.如權利要求1所述的校正電路，所述的校正電路進一步包含 一第二反饋系統，所述的第二反饋系統用以控制復數個第五阻抗元件和復數個第六阻抗元件，以使所述的復數個第五阻抗元件和所述的復數個第六阻抗元件的一第四組合大致匹配于所述的復數個第三阻抗元件和所述的復數個第四阻抗元件的一第三組合。
11. 如權利要求1所述的校正電路，其中所述的復數個第一阻抗元件的尺 寸與所述的復數個第二阻抗元件的尺寸分別符合一二進位制加權順序。
12. —種產生一組第一校正信號與一組第二校正信號的方法，包含-由復數個第一阻抗元件中選擇Mi個所述的第一阻抗元件，并由復數個第二阻抗元件中選擇M個所述的第二阻抗元件，以使所述的個第一阻抗元 件與所述的N,個第二阻抗元件的一第一組合大致匹配于一第一電阻的一阻抗 (Rl)，其中M!與N,為正整數；由所述的復數個第一阻抗元件中選擇M2個所述的第一阻抗元件，并由所 述的復數個第二阻抗元件中選擇N2個所述的第二阻抗元件，以使所述的M2個第一阻抗元件與所述的N2個第二阻抗元件的一第二組合大致匹配于所述的第一電阻的所述的阻抗，其中M2與N2為正整數；以及根據M^ Ni、 M2與N2的值以及一目標阻抗(R2)，為復數個第三阻抗元 件產生所述的一組第一校正信號，并為復數個第四阻抗元件產生所述的一組 第二校正信號。
13. 如權利要求12所述的方法，其中每一個所述的第一阻抗元件的尺寸 大致相同于每一個所述的第三阻抗元件的尺寸，并且每一個所述的第二阻抗 元件的尺寸大致相同于每一個所述的第四阻抗元件的尺寸。
14. 如權利要求12所述的方法，其中所述的第一組合并聯所述的]V^個第 一阻抗元件與所述的N,個第二阻抗元件，并且所述的第二組合并聯所述的M2個第一阻抗元件與所述的N2個第二阻抗元件。
15. 如權利要求14所述的方法，其中所述的一組第一校正信號用以由所 述的復數個第三阻抗元件中選擇M3個所述的第三阻抗元件，所述的一組第二 校正信號用以由所述的復數個第四阻抗元件中選擇N3個所述的第四阻抗元件，并且所述的M3個第三阻抗元件與所述的N3個第四阻抗元件的一第三組合大致匹配于所述的目標阻抗(R2)。
16. 如權利要求15所述的方法，其中所述的第三組合并聯所述的M3個第三阻抗元件與所述的N3個第四阻抗元件。
17.如權利要求16所述的方法，其中義表示一個所述的第一阻抗元件的 阻抗值，F表示一個所述的第二阻抗元件的阻抗值，并且M3與N3由下列方程 式決定<formula>formula see original document page 5</formula>，其中的"II"符號表示并聯運算。
18. 如權利要求12所述的方法，其中每一個所述的第一阻抗元件與每一 個所述的第二阻抗元件分別包含一晶體管和一電阻。
19. 如權利要求18所述的方法，其中所述的晶體管選擇性地為一P型晶 體管或一N型晶體管。
20. 如權利要求12所述的方法，所述的方法進一步包含 控制復數個第五阻抗元件和復數個第六阻抗元件，以使所述的復數個第五阻抗元件和所述的復數個第六阻抗元件的一第四組合大致匹配于所述的復 數個第三阻抗元件和所述的復數個第四阻抗元件的一第三組合。
21. 如權利要求12所述的方法，其中所述的復數個第一阻抗元件的尺寸 與所述的復數個第二阻抗元件的尺寸分別符合一二進位制加權順序。
全文摘要
本發(fā)明提供一種校正電路。所述的校正電路包含復數個第一阻抗元件、復數個第二阻抗元件，與一第一反饋系統；第一反饋系統系用以選擇M₁個第一阻抗元件和N₁個第二阻抗元件，使所述的M₁個第一阻抗元件與所述的N₁個第二阻抗元件的第一組合匹配于一第一電阻的一阻抗；第一反饋系統并選擇M₂個第一阻抗元件和N₂個第二阻抗元件，使所述的M₂個第一阻抗元件與所述的N₂個第二阻抗元件的第二組合大致匹配于所述的第一電阻的所述的阻抗；根據M₁、N₁、M₂與N₂的值和一目標阻抗，所述的第一反饋系統為復數個第三阻抗元件產生一組第一校正信號，并為復數個第四阻抗元件產生一組第二校正信號。
文檔編號H03H11/30GK101145769SQ20071015404
公開日2008年3月19日 申請日期2007年9月13日 優(yōu)先權日2006年9月13日
發(fā)明者饒哲源 申請人:聯發(fā)科技股份有限公司