專利名稱：電平移位電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電平移位電^各(level shift circuit),特別涉及一種 液晶顯示器的源才及驅(qū)動(dòng)器(source driver)中的一種電平移位電路。
背景技術(shù)：
圖1示出了一現(xiàn)有電平移位電路100的電路圖。電平移位100包括多個(gè) 晶體管101至105。 一低電壓信號(hào)INI輸入至晶體管104的柵極，且一反相 低電壓信號(hào)INB1輸入至晶體管105的柵極。晶體管104及晶體管105分別電 性連接至晶體管102及晶體管103。晶體管102及晶體管103彼此交叉耦合 并形成為鉗位晶體管(clamping transistor )?？刂菩盘?hào)CTRL0輸入至晶體 管101的柵極。電壓VDDA耦接至晶體管101，電壓VSSA則耦合至晶體管104、 105。晶體管102、 103共同耦接至節(jié)點(diǎn)(node) nl。節(jié)點(diǎn)nl上具有電壓Vl。 晶體管103輸出一高電壓信號(hào)0D51,且晶體管102輸出一反相高電壓信號(hào) 0DB51。圖2顯示了當(dāng)輸入信號(hào)INI自一高邏輯狀態(tài)轉(zhuǎn)換為一低邏輯狀態(tài)時(shí)電平 移位電路100中的信號(hào)波形。輸入信號(hào)的轉(zhuǎn)換是從時(shí)間T21開(kāi)始。在時(shí)間T21， 控制信號(hào)CTRLO升高，以使晶體管101斷開(kāi)，從而使得電壓V1下降。晶體管 102被導(dǎo)通并將電壓Vl耦合至其漏極。由于信號(hào)0DB51的電壓電平夠高足以 斷開(kāi)晶體管103，因此，控制信號(hào)CTRL0在時(shí)間T22處略為下降，因而使晶 體管101處于半導(dǎo)通狀態(tài)，使得電壓VI及信號(hào)0DB51的電平在時(shí)間T22處開(kāi) 始上升。然而，若輸入信號(hào)IN1的電平過(guò)低，則在轉(zhuǎn)變結(jié)束時(shí)(在時(shí)間T23 處)，信號(hào)0DB51的電平將不會(huì)上升到足以完全斷開(kāi)晶體管103的電平。對(duì)于 此低輸入信號(hào)而言，當(dāng)控制信號(hào)CTRL0導(dǎo)通晶體管101時(shí)，處于半導(dǎo)通狀態(tài) 的晶體管103將一高電壓耦合至其漏極，如此使得晶體管102斷開(kāi)并將信號(hào) 0DB51保持于相對(duì)較低的電平。因此，晶體管103被導(dǎo)通且信號(hào)OD51被拉高， 最后導(dǎo)致電平轉(zhuǎn)換失敗
發(fā)明內(nèi)容
本發(fā)明的一目的是提供一種用于將一低電壓輸入信號(hào)轉(zhuǎn)換為一高電壓輸 出信號(hào)的電平移位電路，其防止了歸因于低輸入電壓而導(dǎo)致的轉(zhuǎn)換失敗。本發(fā)明的另一目的是提供一種用于將一低電壓輸入信號(hào)轉(zhuǎn)換為一高電壓 輸出信號(hào)的方法，其防止了歸因于低輸入電壓而導(dǎo)致的轉(zhuǎn)換失敗。'本發(fā)明提供一種用于將一低電壓輸入信號(hào)轉(zhuǎn)換為一高電壓輸出信號(hào)的電平移位電^^,電平移位電^各包^r:兩對(duì)晶體管、 一控制單元(control unit) 及一電荷共享單元(charge-sharing unit)。其中一對(duì)晶體管均響應(yīng)輸入信 號(hào)而導(dǎo)通，以使得參考電壓節(jié)點(diǎn)上的電壓耦接至另一對(duì)晶體管中的一個(gè)晶體 管的一柵極?？刂茊卧謩e在第一及第二周期對(duì)一來(lái)自參考電壓節(jié)點(diǎn) (reference voltage node)的第——參考電壓(reference voltage)進(jìn)4亍解 耦合及耦合。電荷共享單元的晶體管的柵極耦接至第二參考電壓，在第一周 期的至少一部分期間耦合參考電壓節(jié)點(diǎn)上的電壓。本發(fā)明進(jìn)一 步提供一種藉由使用至少兩對(duì)晶體管而將 一低電壓輸入信號(hào) 轉(zhuǎn)換為一高電壓輸出信號(hào)的方法，其中，其中一對(duì)晶體管均響應(yīng)輸入信號(hào)而 導(dǎo)通，以使參考電壓節(jié)點(diǎn)上的電壓耦接至另 一對(duì)晶體管的 一個(gè)晶體管的柵-極， 其包含以下步驟在第一及第二周期分別對(duì)一來(lái)自參考電壓節(jié)點(diǎn)的第一參考 電壓進(jìn)行解耦合及耦合；晶體管的柵極耦接第二參考電壓，在第一周期的至 少 一部分期間 一耦合參考電壓節(jié)點(diǎn)上的電壓。在本發(fā)明中，由于電荷共享單元配置在電平移位電路中，因此，電荷共 享單元暫時(shí)短路以防止轉(zhuǎn)變失敗。為使得本發(fā)明的前述及其它目標(biāo)、特征及優(yōu)點(diǎn)易于理解，下文中將詳細(xì) 描述附圖示出的較佳實(shí)施例。


提供附圖以增加對(duì)本發(fā)明的進(jìn)一步理解，且其并入說(shuō)明中并構(gòu)成說(shuō)明中 的一部分。圖1示出了一現(xiàn)有電平移位電路100的一電路圖。 .圖2示出了圖1所說(shuō)明的電平移位電路IOO的一時(shí)序圖。 圖3示出了本發(fā)明實(shí)施例的一電平移位電路300的一電路圖。 圖4示出了本發(fā)明實(shí)施例的電平移位電路300的一時(shí)序圖。 附圖符號(hào)說(shuō)明31:控制單元 32:電荷共享單元 100:電平移位電路101、 102、 103、 104、 105、 311、 321、 331、 332、 333、 334:晶體管300:電平移位電3各CTRL0、 CTRL、 CTRL1:控制信號(hào)IN、 IN1:低電壓輸入信號(hào)INB、 INB1:反相低電壓輸入信號(hào)nl、 n2:參考電壓節(jié)點(diǎn)OD51:高電壓信號(hào)0DB5:信號(hào)0DB51:反相高電壓信號(hào)T20、 T21、 T22、 T23、 T40、 T41、 T42、 T43、 T44:時(shí)間 VI、 V2:電壓 VDDA、 VSSA:電壓具體實(shí)施方式
'請(qǐng)參看附圖以描述本發(fā)明，其中圖示了具有本發(fā)明的作為范例的實(shí)施例。 然而，本發(fā)明以多種不同形式呈現(xiàn)且不被理解為僅限定于本文中所提出的實(shí) 施例。在附圖中，只要在后續(xù)附圖中再次出現(xiàn)相同部件，則其以相同的參考 數(shù)字來(lái)表示。圖3示出了本發(fā)明實(shí)施例的一電平移位電路300的電路圖。電平移位電 路300將一低電壓輸入信號(hào)轉(zhuǎn)換為一高電壓輸出信號(hào)。舉例而言， 一低電壓 輸入信號(hào)指的是一具有0伏特至2. 3伏特的一動(dòng)態(tài)范圍的信號(hào)，而一高電壓 輸出信號(hào)指的是一具有0伏特至20伏特的一動(dòng)態(tài)范圍的信號(hào)。為熟習(xí)此項(xiàng)技 術(shù)的人士所理解的是，低電壓輸入信號(hào)及高電壓輸出信號(hào)的動(dòng)態(tài)范圍不限于 上述的動(dòng)態(tài)范圍。電平移位電路包括 一控制單元31、 一電荷共享單元32、 一,一對(duì)晶體 管331及334、以及一第二對(duì)晶體管332及333?？刂茊卧?1包括一晶體管 311。電荷共享單元包含一晶體管321。晶體管311、 331、 33Z是PMOS晶體
管，且晶體管321、 333、 334是賜OS晶體管。晶體管332、 333均依據(jù)輸入 信號(hào)IN而導(dǎo)通，以使得一參考電壓節(jié)點(diǎn)n2上的電壓耦接至另一對(duì)中的晶體 管或332的柵極。更具體地說(shuō)，當(dāng)?shù)碗妷狠斎胄盘?hào)IN的狀態(tài)為高電平且 反相低電壓輸入信號(hào)INB為低電平時(shí)，晶體管332、 333均導(dǎo)通以使得參考電 壓節(jié)點(diǎn)n2上的電壓V2耦合至晶體管331的柵極。當(dāng)?shù)碗妷狠斎胄盘?hào)IN的狀 態(tài)為低導(dǎo)通且反相低電壓信號(hào)INB為高導(dǎo)通時(shí)，晶體管331、 334均導(dǎo)通以使 得參考電壓節(jié)點(diǎn)n2上的電壓V2耦接至晶體管332的柵極。晶體管331的源極電性連接至參考電壓VDDA，其柵極接收控制信號(hào)CTRL, 其漏極則電性連接至參考電壓節(jié)點(diǎn)n2。晶體管331的源極及晶體管332的源 極電性連接至晶體管311的漏極，晶體管331的柵極電性連接至晶體管332 的漏極，且晶體管332的柵極電連接至晶體管331的漏極。晶體管333的源 極及晶體管334的源極電性連接至參考電壓VSSA。晶體管333的漏極電性連 接至晶體管331的漏極。晶體管334的漏極電性連接至晶體管332的漏極。 晶體管321被當(dāng)做開(kāi)關(guān)來(lái)使用，其第一源/漏極電性連接至晶體管333的漏極， 其第二源/漏極電性連接至晶體管334的漏極，其柵極則接收控制信號(hào)CTRL1。圖4顯示了當(dāng)輸入信號(hào)IN自一高邏輯狀態(tài)轉(zhuǎn)換為一低邏輯狀態(tài)時(shí)電平移 位電路300中的信號(hào)波形。轉(zhuǎn)換從時(shí)間T41開(kāi)始。在自時(shí)間T41至T44的一 轉(zhuǎn)換周期中，控制單元31因信號(hào)CTRL的高邏輯狀態(tài)而將參考電壓VDDA與參 考電壓節(jié)點(diǎn)n2電性隔離，并在轉(zhuǎn)換周期外的一驅(qū)動(dòng)周期中因信號(hào)CTRL的低 邏輯狀態(tài)，而將參考電壓VDDA耦接至參考電壓節(jié)點(diǎn)n2。控制信號(hào)CTRL在時(shí) 間T42處略為下降，從而部分導(dǎo)通晶體管311。此外，由于信號(hào)CTRL1的高、 低邏輯狀態(tài)，電荷共享單元32分別在時(shí)間T42至T43的一段時(shí)間之內(nèi)及之外 將晶體管333、 334的漏極相互耦合及隔離。當(dāng)輸入信號(hào)IN自高邏輯狀態(tài)轉(zhuǎn) 換為低邏輯狀態(tài)時(shí)，因?yàn)榫w管331此時(shí)是導(dǎo)通狀態(tài)，因此電荷共享單元32 在時(shí)間T42至T43時(shí)，將參考電壓VSSA耦合至晶體管332的柵極，且將參考 電壓節(jié)點(diǎn)n2上的電壓V2耦合至其漏極。電荷共享單元32在時(shí)間T42至T43 期間之外，因信號(hào)CTRL的低邏輯狀態(tài)而將參考電壓VSSA與晶體管332的柵 極相互隔離。因此，在自時(shí)間T42至T43的期間，信號(hào)0DB5的電平上升。由于晶體管331及332的漏極相互耦合有助于增加待斷開(kāi)晶l管332或 331的一冊(cè)極電壓，因此與現(xiàn)有電平移位電路相比，電平移位電路300可適用 于更低電平的輸入信號(hào)。 雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何 熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾， 因此本發(fā)明的保護(hù)范圍當(dāng)視本發(fā)明的申請(qǐng)專利范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種用于將低電壓輸入信號(hào)轉(zhuǎn)換為高電壓輸出信號(hào)的電平移位電路，該電路包含兩對(duì)晶體管，其中一對(duì)的兩個(gè)晶體管依據(jù)一輸入信號(hào)而導(dǎo)通，使得一參考電壓節(jié)點(diǎn)上的電壓耦合至另一對(duì)中一個(gè)晶體管的柵極；一控制單元，其分別在一第一及第二周期將該參考電壓節(jié)點(diǎn)及一第一參考電壓進(jìn)行電性隔離及耦合；以及一電荷共享單元，在該第一周期的至少一部分期間內(nèi)，將一第二參考電壓耦合至已耦合有該參考電壓節(jié)點(diǎn)上電壓的晶體管柵極。
2. 如權(quán)利要求1所述的電平移位電路，其中，該控制單元包含 一第一晶體管，其源極接收該第一參考電壓，其柵極接收一第一控制信號(hào)，其漏極連接至該參考電壓節(jié)點(diǎn)；其中，該第一控制信號(hào)在該第一及第二周期具有第一電平及第二電平， 以使得該第一晶體管分別在該第一及第二周期斷開(kāi)及導(dǎo)通。
3. 如權(quán)利要求2所述的電平移位電路，其中，該等晶體管包含 一第二晶體管及第三晶體管，其中，該第二晶體管的源極及該第三晶體管的源極電性連接至該第一晶體管的漏極，該第二晶體管的柵極電性連接至 該第三晶體管的漏極，且該第三晶體管的柵極電性連接至該第二晶體管的漏 極；以及一第四晶體管及第五晶體管，其中，該第四晶體管的源極及該第五晶體 管的源極電性連接至該第二參考電壓，該第四晶體管的漏極電性連接至該第 二晶體管的漏極，該第五晶體管的漏極電性連接至該第三晶體管的漏極。
4. 如權(quán)利要求3所述的電平移位電路，其中，該電荷共享單元包含 一開(kāi)關(guān)，其第一端電性連接至該第四晶體管的漏極，其第二端電性連接至該第五晶體管的漏極，且受一第二控制信號(hào)控制；其中，該第二控制信號(hào)在該第 一周期的該部分期間之內(nèi)及之外分別具有 一第三及第四電平，使得該第四及該第五晶體管的漏極分別在該第一周期的 該部分期間之內(nèi)及之外相互耦合及隔離。
5. 如權(quán)利要求4所述的電平移位電路，其中，該開(kāi)關(guān)以及該第四及第五 晶體管是畫(huà)OS晶體管，且該第一、第二及第三晶體管是PMOS晶體管。
6. 如權(quán)利要求4所述的電平移位電路，其中，該第一參考電壓高于該第 二參考電壓。
7. —種使用至少兩對(duì)晶體管將低電壓輸入信號(hào)轉(zhuǎn)換為高電壓輸出信號(hào) 的方法，其中一對(duì)的兩個(gè)晶體管依據(jù)一輸入信號(hào)而導(dǎo)通，使得一參考電壓節(jié) 點(diǎn)上的 一 電壓耦合至另 一對(duì)中 一個(gè)晶體管的柵極，該方法包含以下步驟分別在一第一及第二周期將該參考電壓節(jié)點(diǎn)及一第一參考電壓進(jìn)行電性 隔離及耦合；及在該第一周期的至少一部分期間內(nèi)，將一第二參考電壓耦合至已耦合有 該參考電壓節(jié)點(diǎn)上電壓的晶體管柵極。
8. 如權(quán)利要求7所述的方法，其進(jìn)一步包含使用控制單元分別在該第一 及第二周期將該參考電壓節(jié)點(diǎn)及該第一參考電壓進(jìn)行電性隔離及耦合，其中，該控制單元包含一第一晶體管，其源極電連接至該第一參考電壓、其柵極接收一第一控 制信號(hào)，其漏極電性連接至該參考電壓節(jié)點(diǎn)；其中該第一控制信號(hào)在該第一及第二周期分別具有一第一及第二電平， 以使得該第 一 晶體管分別在該第 一及第二周期斷開(kāi)及導(dǎo)通。
9. 如權(quán)利要求8所述的方法,其中，該等晶體管包含 一第二晶體管及一第三晶體管，其中，該第二晶體管的源極及該第三晶體管的源極電性連接至該第 一晶體管的漏極，該第二晶體管的柵極電性連接 至該第三晶體管的漏極，且該第三晶體管的柵極電性連接至該第二晶體管的 漏才及；以及一第四晶體管及一第五晶體管，其中，該第四晶體管的源極及該第五晶 體管的源極電性連接至該第二參考電壓，該第四晶體管的漏極電性連接至該 第二晶體管的漏極，該第五晶體管的漏極電性連接至該第三晶體管的漏極。
10. 如權(quán)利要求9所述的方法，其進(jìn)一步包含使用一電荷共享單元在該第 一周期的部分期間內(nèi)，將該第二參考電壓耦合至已耦合有該參考電壓節(jié)點(diǎn)上 電壓的晶體管柵極，其中，該電荷共享單元包含一開(kāi)關(guān)，其第一端具有電性連接至該第四晶體管的漏極，其第二端電性 連接至該第五晶體管的漏極，且受一第二控制信號(hào)控制；其中，該第二控制信號(hào)在該第 一周期的該部分期間之內(nèi)及之外分別具有 一第三及第四電平，以使得該第四及該第五晶體管的該漏極分別在該第一周期的該部分期間之內(nèi)及之外相互耦合及隔離。
11. 如權(quán)利要求10所述的方法，其中，該開(kāi)關(guān)以及該第四及第五晶體管是麗0S晶體管，且該第一、第二及第三晶體管是PMOS晶體管。
12. 如權(quán)利要求10所述的方法，其中，該第一參考電壓高于該第二參考 電壓。
全文摘要
本發(fā)明提供一種用于將一低電壓輸入信號(hào)轉(zhuǎn)換為一高電壓輸出信號(hào)的電平移位電路。電平移位電路包括兩對(duì)晶體管、一控制單元以及一電荷共享單元。其中一對(duì)晶體管均響應(yīng)輸入信號(hào)而導(dǎo)通，以使得參考電壓節(jié)點(diǎn)上的電壓耦合至另一對(duì)晶體管中的一個(gè)晶體管的柵極?？刂茊卧謩e在第一及第二周期對(duì)一來(lái)自參考電壓節(jié)點(diǎn)的第一參考電壓進(jìn)行解耦合及耦合，及一電荷共享單元暫時(shí)短路以防止轉(zhuǎn)換失敗。
文檔編號(hào)H03K19/0185GK101166027SQ20071013836
公開(kāi)日2008年4月23日 申請(qǐng)日期2007年8月1日 優(yōu)先權(quán)日2006年10月12日
發(fā)明者張育瑞 申請(qǐng)人:奇景光電股份有限公司