專利名稱：頻率合成器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及可得到所希望的頻率的振蕩輸出的頻率合成器
(synthesizer)，特別涉及在對AD (模擬.數(shù)字)變換器的輸入電平 變化時，能夠防止PLL (Phase Locked Loop,鎖相環(huán))控制不正常地 動作的狀況，可防止產(chǎn)生頻率偏移的頻率合成器。
背景技術(shù)：
參照圖2說明現(xiàn)有的頻率合成器。圖2是現(xiàn)有的頻率合成器的構(gòu) 成方框圖。
現(xiàn)有的頻率合成器如圖2所示，具備VCO (Voltage Controlled Oscillator:壓控振蕩器)1;分頻器2;基準(zhǔn)振蕩電路3; A/D (Analogue/Digital,模擬/數(shù)字)變換器4;相位比較器5;數(shù)字濾波 器6; D/A (Digital/Analogue,數(shù)字/模擬)變換器7;模擬濾波器8。
VCOl是把來自模擬濾波器8的輸入作為控制電壓，使所希望的 頻率Fout振蕩的壓控振蕩器。
分頻器2把在VCOl中生成的振蕩頻率Fout進(jìn)行1/N地分頻， 輸出到A/D變換器3。
基準(zhǔn)振蕩電路3使基準(zhǔn)信號(基準(zhǔn)時鐘)Fref振蕩。
A/D變換器4按照從基準(zhǔn)振蕩電路3提供的基準(zhǔn)時鐘，把來自分 頻器2的模擬信號變換為數(shù)字信號。
相位比較器5對在A/D變換器4中進(jìn)行了數(shù)字變換的頻率和來自 基準(zhǔn)振蕩電路3的基準(zhǔn)信號的相位進(jìn)行比較，輸出相位差信號。
數(shù)字濾波器6對來自相位比較器5的相位差信號進(jìn)行濾波。
D/A變換器7按照從基準(zhǔn)振蕩電路3提供的基準(zhǔn)時鐘，把來自數(shù) 字濾波器6的數(shù)字信號變換為模擬信號。
模擬濾波器8是對來自D/A變換器7的模擬信號進(jìn)行平滑化，除 去噪聲分量，作為控制電壓輸出到VCOl的環(huán)路濾波器(Loop Filter).
而且，在特開平5-22131號公報(專利文獻(xiàn)1)中公開了 ，在PLL 頻率合成器中，監(jiān)視PLL的第1值和第2值，檢測鎖定(Lock)狀 態(tài)的PLL電路的鎖定檢測電路(參照專利文獻(xiàn)1)。
并且，在特開平7-201137號公報(專利文獻(xiàn)2)中公開了，在 PLL相位同步環(huán)路中，監(jiān)視VCO的AD值的計數(shù)、檢測鎖定狀態(tài)或 非鎖定狀態(tài)的相位同步環(huán)路的鎖定檢測方法以及鎖定檢測裝置(參照 專利文獻(xiàn)2)。
參照圖l說明本發(fā)明的實施方式的頻率合成器。圖l是本發(fā)明的 實施方式的頻率合成器的結(jié)構(gòu)方框圖。
本發(fā)明的實施方式的頻率合成器(本頻率合成器)如圖l所示， 包括VCOll;分頻器(NN) 12; LPF (Low Pass Filter,低通濾波 器)13; AD變換器(A/D)14;基準(zhǔn)時鐘生成部分15; DA變換器(D/A) 22;電壓輸出部分23;加法器24;作為由FPGA(Field Programmable Gate Array,現(xiàn)場可編程門陣列)構(gòu)成的部分、栽波移去器(* * "Ti;厶一:/)l6;反轉(zhuǎn)向量乘法運(yùn)算部分17;相位的時間差檢測部分 18;加法器19;相位差的累加部分20;環(huán)路濾波器21;參數(shù)輸出部 分25;振幅信息檢測部分26;濾波器27;以及乘法器28。
在此，由振幅信息檢測部分26、濾波器27、乘法器28構(gòu)成自動 增益控制電路(AGC電路)。
VCOll是把來自加法器24的輸入作為控制電壓、使所希望的頻 率(450MHz 1000MHz)振蕩的壓控振蕩器。
分頻器(NN) 12根據(jù)從外部輸入的分頻值(NN)把VCOll的 輸出分頻為1/NN并輸出到LPF13。
LPF13是對于在分頻器12中分頻的信號使低頻的頻率通過的濾
AD變換器14通過按來自基準(zhǔn)時鐘生成部分15的40MHz ( fs )
的時鐘對來自LPF13的信號進(jìn)行采樣，從模擬變換為數(shù)字，輸出到
fpga的栽波移去器y :r i;厶一:/) i6。
DA變換器22是將由FPGA進(jìn)行了調(diào)整控制的控制信號從數(shù)字 變換為模擬的單元，來自DA變換器22的信號電壓是0 0.85V。
電壓輸出部分23是基于來自參數(shù)輸出部分25的電壓值而輸出電 壓的單元，其構(gòu)成是輸出電壓例如隨著時間的經(jīng)過一起線性地上升到 預(yù)定電壓。
加法器24用從DA變換器22輸出的控制信號對從電壓輸出部分 23輸出的電壓進(jìn)行修正，作為對VCOll的控制電壓而輸出.
FPGA的基本功能是，比較在所希望的輸出頻率(設(shè)定頻率)下 的轉(zhuǎn)動向量和來自AD變換器14的信號的轉(zhuǎn)動向量、檢測相位差，根 據(jù)該相位差生成控制VCOll的振蕩頻率的控制信號。
栽波移去器(考^ y 7 i; A—:/)i6是這樣一個單元，對由來自
AD變換器14的數(shù)字信號所特定的正弦波信號、使用4MHz的正弦波 信號進(jìn)行正交檢波，提取利用AD變換器14的數(shù)字信號特定的頻率信 號的頻率和在檢波中使用的正弦波信號的頻率之差的頻率而轉(zhuǎn)動的轉(zhuǎn) 動向量V。
反轉(zhuǎn)向量乘法運(yùn)算部分17是對轉(zhuǎn)動向量V乘上從參數(shù)輸出部分 25輸出的反轉(zhuǎn)向量V，的單元。
相位的時間差檢測部分18根據(jù)在反轉(zhuǎn)向量乘法運(yùn)算部分17中減 速的轉(zhuǎn)動向量V，檢測每一采樣時間的相位差。該相位差變成與減速 的轉(zhuǎn)動向量V的頻率相對應(yīng)的值。此外，相位的時間差檢測部分18 在該相位差變成零時，檢測在PLL中的鎖定，把鎖定檢測信號輸出到 外部分。
加法器19從相位的時間差檢測部分18的輸出中減去在預(yù)先計算
中求得的用于接近所希望的振蕩頻率的微調(diào)頻率的值，并輸出相位差。 相位差的累加部分20是一定時間累加來自加法器19的輸出并進(jìn) 行輸出的單元。相位差的累加部分20用濾波器構(gòu)成，把衰減(damping) 設(shè)定在最佳值。
而且，載波移去器(*弋卩7卩厶一:/) 16、反轉(zhuǎn)向量乘法運(yùn)算
部分17、相位的時間差檢測部分18、加法器19、相位差的累加部分 20以及參數(shù)輸出部分25相當(dāng)于權(quán)利要求所述的相位比較部分。
環(huán)路濾波器21是根據(jù)來自相位差的累加部分20的累加值，生成 控制VCOll的數(shù)據(jù)并作為控制信號輸出的單元。才艮據(jù)累加值進(jìn)行環(huán) 路濾波器21的控制是為了穩(wěn)定環(huán)路濾波器21的輸出.
參數(shù)輸出部分25根據(jù)輸入的頻率設(shè)定信息(所希望的振蕩頻率 的信息)，作為VCOll的輸出、以可得到該頻率的方式，作為頻率 參數(shù)計算分頻值(NN )、對反轉(zhuǎn)向量乘法運(yùn)算部分17的反轉(zhuǎn)向量V，、 對加法器19的微調(diào)頻率，以及對電壓輸出部分23的電壓值，按進(jìn)一 步計算的定時輸出上述參數(shù)等。反轉(zhuǎn)向量V，根據(jù)轉(zhuǎn)動向量V以及頻率 設(shè)定信息進(jìn)行計算。參數(shù)輸出部分25可以把各種參數(shù)預(yù)先存儲在表等 中再讀出。
振幅信息檢測部分26輸入來自反轉(zhuǎn)向量乘法運(yùn)算部分17的輸 出，對轉(zhuǎn)動向量的實部I和虛部Q進(jìn)行f+(^的計算，把從該計算結(jié) 果(振幅信息)求得的AGC的修正值輸出到濾波器27。根據(jù)振幅信 息得到在AGC電路中的修正值。
進(jìn)而，振幅信息檢測部分26決定能夠控制的輸入振幅范圍，在 內(nèi)部設(shè)置解鎖檢測單元，進(jìn)而設(shè)定閾值(PLL控制變得不正常地動作 的振幅信息的值)，解鎖檢測單元判定輸入振幅是否超過了該閾值， 當(dāng)超過時，檢測并輸出解鎖檢測信號，進(jìn)行不使其同步的解鎖處理。
而且，雖然用振幅信息的值進(jìn)行解鎖檢測，但也可以用基于振幅 信息而得到的AGC的修正值進(jìn)行解鎖檢測。
濾波器27以相對在振幅信息檢測部分26中求得的振幅信息成為 適宜的自動增益控制那樣的特性、把增益輸出到乘法器28。
乘法器28對來自AD變換器14的輸出乘上來自濾波器27的輸
出(增益)，并輸出到載波移去器(#《n:r y厶一亇)16。調(diào)整在
該乘法器28中的增益的乘法運(yùn)算，使得振幅信息通常成為恒定。
以下，具體地說明在本頻率合成器中的特征部分。 在本頻率合成器中，雖然未圖示，但振幅信息檢測部分26內(nèi)的 解鎖檢測單元監(jiān)視振幅信息的值，判定這些值是否變成特定范圍的值 (預(yù)先設(shè)定的范圍的值-PLL控制不正常動作的范圍的值)，如果變 成特定的范圍的值，則作為解鎖而檢測。
該解鎖檢測單元也可以設(shè)置在振幅信息檢測部分26內(nèi)，但也可 以在FPGA內(nèi)獨立設(shè)置，此外，也可以設(shè)置在FPGA內(nèi)的其它控制電 路內(nèi)。
這樣在本頻率合成器中，當(dāng)對AD變換器14的輸入電平變化時，
關(guān)向AD變換器14的輸入§電平判定PLL控制是否是不正§常動作的范 圍，在PLL控制是不正常動作的范圍時，進(jìn)行解鎖檢測。
在本頻率合成器中，例如從由振幅信息檢測部分26所得到振幅 信息的值監(jiān)視輸入到濾波器27中的值的最大值或者最小值，當(dāng)其最大 值變成使PLL控制不正常動作的大于等于第l特定值時，或者，當(dāng)其 最小值變成使PLL控制不正常動作的小于等于第2特定值時，進(jìn)行解 鎖的檢測。
即，對于AD變換器14的輸出信號電平，當(dāng)是預(yù)先設(shè)定的范圍 (不使PLL控制正常動作的范圍)的電平時，在本頻率合成器中，作 為解鎖而檢測，也可以進(jìn)行報警檢測(報警音，輸出報警顯示)。
根據(jù)本頻率合成器，當(dāng)對AD變換器14的輸入電平超過了 PLL 控制的正常動作的范圍時，進(jìn)行解鎖檢測，具有能夠防止產(chǎn)生頻率偏 移的效果。
本發(fā)明適合于在對A/D變換器的輸入電平變化時，防止PLL控 制不正常動作的狀況，并可防止產(chǎn)生頻率偏移的頻率合成器。
權(quán)利要求
1.一種頻率合成器，其特征在于具有根據(jù)輸入的控制電壓使頻率信號振蕩的壓控振蕩器；對該振蕩頻率信號進(jìn)行分頻的分頻器；對該分頻的信號進(jìn)行模擬/數(shù)字變換的AD變換器；對經(jīng)過該模擬/數(shù)字變換的信號和正弦波信號的相位進(jìn)行比較并檢測相位差，輸出與該相位差相對應(yīng)的相位差信號的相位比較部分；對該相位差信號進(jìn)行數(shù)字/模擬變換的DA變換器；除去高頻分量的噪音的環(huán)路濾波器，上述相位比較部分作為自動增益控制電路而在上述AD變換器的后段上具備乘法器、和檢測用于控制該乘法器的增益的振幅信息的振幅信息檢測部分，具有監(jiān)視上述振幅信息的值、當(dāng)該值變成特定的范圍時進(jìn)行解鎖檢測的解鎖檢測單元。
2. 如權(quán)利要求1所述的頻率合成器，其特征在于解鎖檢測單的最大值，當(dāng)該最大值大于等于第1^定:時，進(jìn)行解鎖檢測。一 § '
3. 如權(quán)利要求1所述的頻率合成器，其特征在于解鎖檢測單的最小值，當(dāng)該最小值小于等于第2特定值時，進(jìn)行解鎖檢測。
4.如權(quán)利要求1至3的任一項所述的頻率合成器，其特征在于 相位比較部分具備對來自AD變換器的輸出進(jìn)行正交檢波，提 取利用來自上述AD變換器的輸出信號和檢波用的信號的頻率之差而 轉(zhuǎn)動的轉(zhuǎn)動向量的栽波移去器；對轉(zhuǎn)動向量乘上反轉(zhuǎn)向量的反轉(zhuǎn)向量 乘法運(yùn)算部分；基于經(jīng)過乘法運(yùn)算減速的轉(zhuǎn)動向量、檢測每一采樣時 間的相位差的相位的時間差檢測部分；從檢測出的相位差中減去微調(diào) 頻率的加法器； 一定時間累加來自上述加法器的輸出的相位差的累加 部分，解鎖檢測單元監(jiān)視由對來自上述反轉(zhuǎn)向量乘法運(yùn)算部分的輸出 進(jìn)行分支輸入的振幅信息檢測部分所得到的振幅信息的值。
全文摘要
提供一種頻率合成器，在對AD變換器的輸入電平有變化時，防止PLL控制不正常動作的狀況并能夠防止產(chǎn)生頻率偏移。一種頻率合成器，用FPGA構(gòu)成載波移去器16；反轉(zhuǎn)向量乘法運(yùn)算部分17；相位的時間差檢測部分18；加法器19；相位差的累加部分20；環(huán)路濾波器21；參數(shù)輸出部分25；振幅信息檢測部分26；濾波器27；乘法器28，解鎖檢測單元監(jiān)視由振幅信息檢測部分26檢測出的振幅信息的值，如果該值在適宜范圍內(nèi)，則進(jìn)行在PLL控制中的鎖定(同步)處理，如果該值在適宜值范圍外，則檢測在PLL控制中的解鎖。
文檔編號H03L7/095GK101098141SQ200710112280
公開日2008年1月2日 申請日期2007年6月29日 優(yōu)先權(quán)日2006年6月29日
發(fā)明者古幡司 申請人:日本電波工業(yè)株式會社