專利名稱：可應(yīng)用于睡眠模式的記憶鎖存器和主從觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種鎖存器，尤其涉及一種可應(yīng)用于睡眠模式的記憶鎖存器。
背景技術(shù)：
近幾年來，許多半導(dǎo)體集成邏輯裝置(semiconductor integrated logicdevice)已被設(shè)計(jì)為可操作于動(dòng)作模式(active mode)以及睡眠模式(sleepmode)。在動(dòng)作模式下，邏輯裝置中所有的元件皆可正常的被供應(yīng)電源，使得邏輯裝置可正常的工作。而在睡眠模式下，邏輯裝置中部分元件的電源會(huì)被關(guān)閉用以減少電能的損耗，而邏輯裝置中部分元件則被繼續(xù)供應(yīng)電源用以避免邏輯裝置內(nèi)的數(shù)據(jù)與設(shè)定值消失。因此，當(dāng)邏輯裝置再次回到動(dòng)作模式時(shí)，即可根據(jù)之前的數(shù)據(jù)以及設(shè)定值來正常動(dòng)作。為了要讓邏輯裝置在睡眠模式時(shí)存儲(chǔ)數(shù)據(jù)與設(shè)定值，可運(yùn)用于睡眠模式的記憶鎖存器就因此應(yīng)運(yùn)而生。再者，睡眠模式也可被稱之為關(guān)電睡眠模式(power down mode)。
請(qǐng)參照?qǐng)D1，其為現(xiàn)有可操作于動(dòng)作模式以及睡眠模式的邏輯裝置示意圖。此邏輯裝置包括開關(guān)(SW)、主電路11、隔離接口(isolation interface)15與鎖存器13(latch)。其中，該開關(guān)(SW)可經(jīng)由睡眠信號(hào)(SL)的控制使得主電路11在動(dòng)作模式時(shí)獲得電源(Vcc)供應(yīng)，而在睡眠模式時(shí)終止主電路11電源(Vcc)供應(yīng)。而睡眠信號(hào)(SL)為高電位時(shí)為睡眠模式，低電位時(shí)為動(dòng)作模式。
再者，此邏輯裝置操作于動(dòng)作模式時(shí)，隔離接口15可直接進(jìn)行主電路11與鎖存器13之間的信號(hào)傳遞。也就是說，動(dòng)作模式時(shí)，隔離接口不會(huì)變更主電路11與鎖存器13的輸出信號(hào)，而是將主電路11的輸出信號(hào)直接傳遞至鎖存器13，或者將鎖存器13的輸出信號(hào)直接傳遞至主電路11。
當(dāng)此邏輯裝置操作于睡眠模式時(shí)，由于主電路11已經(jīng)沒有電源(Vcc)供應(yīng)，因此，為了使得鎖存器13能夠正常運(yùn)作，隔離接口15必須隔離主電路11的輸出信號(hào)，并且另行提供信號(hào)至鎖存器13并使得鎖存器13能夠正常操作避免存儲(chǔ)于鎖存器13內(nèi)的數(shù)據(jù)消失。
舉例來說，請(qǐng)參照?qǐng)D2，其為現(xiàn)有鎖存器的示意圖。一般來說，鎖存器13包括數(shù)據(jù)輸入端(D)、時(shí)鐘輸入端(CK)、設(shè)定端(SB)、復(fù)位端(RB)、以及數(shù)據(jù)輸出端(Q)。其中，數(shù)據(jù)輸入端(D)可根據(jù)時(shí)鐘輸入端(CK)的時(shí)鐘信號(hào)將數(shù)據(jù)暫存于鎖存器13中，輸出端(Q)可輸出暫存于鎖存器13中的數(shù)據(jù)，而設(shè)定端(SB)與復(fù)位端(RB)可視為控制端用以直接更改輸出端(Q)上的信號(hào)。例如，當(dāng)復(fù)位端(RB)接收到高電位信號(hào)時(shí)輸出端(Q)會(huì)維持原狀，當(dāng)復(fù)位端(RB)接收到低電位信號(hào)時(shí)輸出端(Q)會(huì)直接輸出低電位信號(hào)；而當(dāng)設(shè)定端(SB)接收到高電位信號(hào)時(shí)輸出端(Q)會(huì)維持原狀，當(dāng)設(shè)定端(SB)接收到低電位信號(hào)時(shí)輸出端(Q)會(huì)直接輸出高電位信號(hào)。也就是說，為了使得鎖存器13根據(jù)時(shí)鐘信號(hào)操作時(shí)，設(shè)定端(SB)與復(fù)位端(RB)必須同時(shí)接收到高電位信號(hào)。
當(dāng)邏輯裝置操作于動(dòng)作模式時(shí)，主電路可直接進(jìn)行鎖存器13的數(shù)據(jù)存取動(dòng)作。也就是說，此時(shí)鎖存器13的數(shù)據(jù)輸入端(D)、時(shí)鐘輸入端(CK)、設(shè)定端(SB)、與復(fù)位端(RB)皆由主電路經(jīng)過隔離接口15進(jìn)行控制，使得鎖存器13可正常操作。
然而，當(dāng)邏輯裝置操作于睡眠模式時(shí)，由于主電路沒有電源(Vcc)供應(yīng)，主電路的所有輸出信號(hào)會(huì)降低至低電位。此時(shí)，隔離接口15必須隔離主電路與鎖存器13的設(shè)定端(SB)與復(fù)位端(RB)的連接，用以避免鎖存器13的設(shè)定端(SB)或者復(fù)位端(RB)接收到主電路所輸出的低電位信號(hào)導(dǎo)致鎖存器13的輸出端(Q)的信號(hào)改變。也就是說，在睡眠模式時(shí)，隔離接口15必須自行提供高電位信號(hào)至鎖存器13的設(shè)定端(SB)與復(fù)位端(RB)使得鎖存器13于睡眠模式時(shí)依舊可以正常運(yùn)作。
請(qǐng)參照?qǐng)D3，其為US6310491所公開的鎖存電路(latching circuit)。此鎖存電路(SLC1)包括鎖存器(FF1)、第一開關(guān)(SW1)與第二開關(guān)(SW2)。其中，鎖存器(FF1)包括數(shù)據(jù)輸入端(D)、時(shí)鐘輸入端(Ψ)、睡眠信號(hào)輸入端(SL)、反相睡眠信號(hào)輸入端(SLB)、設(shè)定端(SB)、復(fù)位端(RB)、數(shù)據(jù)輸出端(Q)以及反相數(shù)據(jù)輸出端(QB)。其中，數(shù)據(jù)輸入端(D)可根據(jù)時(shí)鐘輸入端(Ψ)的時(shí)鐘信號(hào)將數(shù)據(jù)暫存于鎖存器(FF1)中，輸出端(Q)可輸出暫存于鎖存器(FF1)中的數(shù)據(jù)，而反相輸出端(QB)與輸出端(Q)的信號(hào)互補(bǔ)。再者，設(shè)定端(SB)與復(fù)位端(RB)可視為控制端用以直接更改輸出端(Q)與反相輸出端(QB)的信號(hào)。例如，當(dāng)復(fù)位端(RB)接收到低電位信號(hào)時(shí)輸出端(Q)會(huì)維持原狀，當(dāng)復(fù)位端(RB)接收到高電位信號(hào)時(shí)輸出端(Q)會(huì)直接輸出低電位信號(hào)；而當(dāng)設(shè)定端(SB)接收到高電位信號(hào)時(shí)輸出端(Q)會(huì)維持原狀，當(dāng)設(shè)定端(SB)接收到低電位信號(hào)時(shí)輸出端(Q)會(huì)直接輸出高電位信號(hào)。
再者，第一開關(guān)(SW1)與第二開關(guān)(SW2)的組合可視為隔離接口。因此，利用數(shù)據(jù)保持信號(hào)(data keep signal，KP)來控制第一開關(guān)(SW1)與第二開關(guān)(SW2)，使得鎖存器(FF1)在睡眠模式與動(dòng)作模式切換的過程不會(huì)造成鎖存器(FF1)內(nèi)存儲(chǔ)的數(shù)據(jù)消失。也是說，當(dāng)鎖存器(FF1)在睡眠模式與動(dòng)作模式切換的過程之前，數(shù)據(jù)保持信號(hào)(KP)會(huì)控制第一開關(guān)(SW1)與第二開關(guān)(SW2)并將復(fù)位端(RB)連接到接地端(GND)而將設(shè)定端(SB)連接到電源(VDD)，使得鎖存器(FF1)于睡眠模式時(shí)可正常運(yùn)作。
然而，現(xiàn)有鎖存電路(SLC1)必須在鎖存器之外另外設(shè)計(jì)隔離接口使得鎖存器(FF1)在睡眠模式時(shí)能夠正常操作。但是，增加隔離接口的設(shè)計(jì)會(huì)浪費(fèi)電路的布局面積，使得現(xiàn)有鎖存電路(SLC1)的布局面積較大并且增加成本。因此，設(shè)計(jì)可操作于睡眠模式、低布局面積且無隔離接口的鎖存器則為本發(fā)明的主要目的。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供可操作于睡眠模式、低布局面積且無隔離接口的鎖存器。
本發(fā)明提出一種鎖存器，包括數(shù)據(jù)輸入端，用于接收數(shù)據(jù)信號(hào)；數(shù)據(jù)輸出端，用于輸出該數(shù)據(jù)信號(hào)；控制端，用于接收控制信號(hào)以復(fù)位或者設(shè)定該數(shù)據(jù)輸出端上的信號(hào)；睡眠信號(hào)端，用于接收睡眠信號(hào)以決定睡眠模式；第一邏輯電路，其輸入端連接至該控制端、該數(shù)據(jù)輸入端、以及該睡眠信號(hào)端，其輸出端連接至該數(shù)據(jù)輸出端；以及，第二邏輯電路，其輸入端連接至該控制端、該數(shù)據(jù)輸出端、以及該睡眠信號(hào)端，其輸出端連接至該數(shù)據(jù)輸入端；其中，該第一邏輯電路或該第二邏輯電路用于在該睡眠模式時(shí)，利用該睡眠信號(hào)來不理睬該控制信號(hào)。
如上所述的鎖存器，其中該控制端包括復(fù)位端與設(shè)定端。
如上所述的鎖存器，其中該第一邏輯電路包括第一或門，該第一或門的輸入端連接至該睡眠信號(hào)端與該復(fù)位端；以及第一與非門，該第一與非門的第一輸入端連接至該數(shù)據(jù)輸入端，該第一與非門的第二輸入端連接至該第一或門的輸出端，且該第一與非門的輸出端連接至該數(shù)據(jù)輸出端。
如上所述的鎖存器，其中該第二邏輯電路包括第二或門，該第二或門的輸入端連接至該睡眠信號(hào)端與該設(shè)定端；以及第二與非門，該第二與非門的第一輸入端連接至該數(shù)據(jù)輸出端，該第二與非門的第二輸入端連接至該第二或門輸出端，且該第二與非門的輸出端連接至該數(shù)據(jù)輸入端。
本發(fā)明還提出一種主從觸發(fā)器，包括數(shù)據(jù)輸入端，用于接收數(shù)據(jù)信號(hào)；數(shù)據(jù)輸出端，用于輸出該數(shù)據(jù)信號(hào)；控制端，用于接收控制信號(hào)以復(fù)位或者設(shè)定該數(shù)據(jù)輸出端上的信號(hào)；睡眠信號(hào)端，用于接收睡眠信號(hào)以決定睡眠模式；主鎖存器，連接至該控制端、該數(shù)據(jù)輸入端、以及該睡眠信號(hào)端，用以暫存該數(shù)據(jù)信號(hào)；以及從鎖存器，連接至該控制端、該主鎖存器的輸出端、以及該睡眠信號(hào)端，該從鎖存器的輸出端連接至該數(shù)據(jù)輸出端；其中，該主鎖存器或該從鎖存器用于在該睡眠模式時(shí)，利用該睡眠信號(hào)來不理睬該控制信號(hào)。
如上所述的主從觸發(fā)器，其中該主鎖存器包括第一邏輯電路，該第一邏輯電路的輸入端連接至該控制端、該數(shù)據(jù)輸入端、與該睡眠信號(hào)端；以及第二邏輯電路，該第二邏輯電路的輸入端連接至該控制端、該第一邏輯電路的輸出端、以及該睡眠信號(hào)端，該第二邏輯電路的輸出端連接至該數(shù)據(jù)輸入端；其中，該第一邏輯電路或該第二邏輯電路用于在該睡眠模式時(shí)，利用該睡眠信號(hào)來不理睬該控制信號(hào)。
如上所述的主從觸發(fā)器，其中該從鎖存器包括第三邏輯電路，該第三邏輯電路的輸入端連接至該控制端、該第一邏輯電路的輸出端、以及該睡眠信號(hào)端，且該第三邏輯電路的輸出端連接至該數(shù)據(jù)輸出端；以及第四邏輯電路，該第四邏輯電路的輸入端連接至該控制端、該數(shù)據(jù)輸出端、以及該睡眠信號(hào)端，該第四邏輯電路的輸出端連接至該數(shù)據(jù)輸入端；其中，該第三邏輯電路或該第四邏輯電路用于在該睡眠模式時(shí)，利用該睡眠信號(hào)來不理睬該控制信號(hào)。
如上所述的主從觸發(fā)器，其中該控制端包括復(fù)位端與設(shè)定端。
本發(fā)明可以解決現(xiàn)有鎖存器必須增加隔離接口使得鎖存器的布局面積較大的缺點(diǎn)并有效地降低成本。


本發(fā)明可以通過下列附圖及說明得到更深入的了解圖1為現(xiàn)有可操作于動(dòng)作模式以及睡眠模式的邏輯裝置示意圖。
圖2為現(xiàn)有鎖存器的示意圖。
圖3為US6310491所公開的鎖存電路。
圖4A為本發(fā)明的鎖存器。
圖4B為鎖存器在睡眠模式的時(shí)序圖。
圖5為本發(fā)明的主從觸發(fā)器。
其中，附圖標(biāo)記說明如下11主電路 13鎖存器15隔離接口 100第一邏輯電路102第一或門104第一與非門110第二邏輯電路112第二或門114第二與非門 120第一傳輸門130第二傳輸門 140第一非門150第二非門200主鎖存器210第三邏輯電路212第三或門214第三與非門 220第四邏輯電路222第四或門224第四與非門230第三傳輸門 240第四傳輸門250從鎖存器260第五邏輯電路262第五或門264第五與非門270第六邏輯電路272第六或門274第六與非門 280第五傳輸門290第六傳輸門 292第三非門294第四非門
具體實(shí)施例方式
請(qǐng)參閱圖4A，其為本發(fā)明的鎖存器。而圖4B則為鎖存器在睡眠模式的時(shí)序圖。本發(fā)明的鎖存器設(shè)定為睡眠信號(hào)端(SL)接收高電位時(shí)為睡眠模式，而低電位時(shí)為動(dòng)作模式。再者，數(shù)據(jù)輸入端(D)可根據(jù)時(shí)鐘輸入端(CK)的時(shí)鐘信號(hào)將數(shù)據(jù)暫存于鎖存器中，輸出端(Q)可輸出暫存于鎖存器中的數(shù)據(jù)，反相輸出端(QB)與輸出端(Q)的信號(hào)互補(bǔ)。再者，當(dāng)復(fù)位端(RB)接收到高電位信號(hào)時(shí)輸出端(Q)會(huì)維持原狀，當(dāng)復(fù)位端(RB)接收到低電位信號(hào)時(shí)輸出端(Q)會(huì)直接輸出低電位信號(hào)；當(dāng)設(shè)定端(SB)接收到高電位信號(hào)時(shí)輸出端(Q)會(huì)維持原狀，當(dāng)設(shè)定端(SB)接收到低電位信號(hào)時(shí)輸出端(Q)會(huì)直接輸出高電位信號(hào)。也就是說，當(dāng)鎖存器根據(jù)時(shí)鐘信號(hào)操作時(shí)，設(shè)定端(SB)與復(fù)位端(RB)必須同時(shí)接收到高電位信號(hào)。
根據(jù)上述鎖存器的設(shè)定，本發(fā)明鎖存器包括第一邏輯電路(logiccircuit)100、第二邏輯電路110、第一傳輸門(Transmission gate)120、第二傳輸門130、第一非門140、與第二非門150。而第一邏輯電路100包括第一或門(OR gate)102與第一與非門(NAND gate)104；第二邏輯電路110包括第二或門112與第二與非門114。時(shí)鐘輸入端(CK)連接至串接的第一非門140與第二非門150用以產(chǎn)生互補(bǔ)的時(shí)鐘信號(hào)(CKN、CKP)，而第一傳輸門120與第二傳輸門130皆受控于互補(bǔ)時(shí)鐘信號(hào)，但二者的動(dòng)作時(shí)間不同。
數(shù)據(jù)輸入端(D)連接于第一傳輸門120的一端，而第一傳輸門120的另一端連接至第一與非門104的第一輸入端；睡眠信號(hào)端(SL)與復(fù)位端(RB)連接至第一或門102的輸入端，第一或門102的輸出端連接至第一與非門104的第二輸入端；而第一與非門104的輸出端即為反相數(shù)據(jù)輸出端(QB)。再者，反相數(shù)據(jù)輸出端(QB)連接至第二與非門114的第一輸入端；睡眠信號(hào)端(SL)與設(shè)定端(SB)連接至第二或門112的輸入端，第二或門112的輸出端連接至第二與非門114的第二輸入端；而第二與非門114的輸出端即為數(shù)據(jù)輸出端(Q)。再者，數(shù)據(jù)輸出端(Q)連接于第二傳輸門130的一端，而第二傳輸門130的另一端連接至第一與非門104的第一輸入端。
當(dāng)鎖存器處于動(dòng)作模式時(shí)，睡眠信號(hào)端(SL)為低電位、復(fù)位端(RB)與設(shè)定端(SB)為高電位。假設(shè)數(shù)據(jù)輸入端(D)為高電位，當(dāng)?shù)谝粋鬏旈T120動(dòng)作而第二傳輸門130不動(dòng)作時(shí)，反相數(shù)據(jù)輸出端(QB)輸出低電位，而數(shù)據(jù)輸出端(Q)輸出高電位。而當(dāng)?shù)谝粋鬏旈T120不動(dòng)作而第二傳輸門130動(dòng)作時(shí)，此高電位即被鎖存于鎖存器中。再者，假設(shè)數(shù)據(jù)輸入端(D)為低電位，當(dāng)?shù)谝粋鬏旈T120動(dòng)作而第二傳輸門130不動(dòng)作時(shí)，反相數(shù)據(jù)輸出端(QB)輸出高電位，而數(shù)據(jù)輸出端(Q)輸出低電位。而當(dāng)?shù)谝粋鬏旈T120不動(dòng)作而第二傳輸門130動(dòng)作時(shí)，此低電位即被鎖存于鎖存器中。
當(dāng)鎖存器處于動(dòng)作模式且設(shè)定端(SB)動(dòng)作時(shí)，睡眠信號(hào)端(SL)與設(shè)定端(SB)為低電位、復(fù)位端(RB)為高電位。此時(shí)，數(shù)據(jù)輸出端(Q)輸出高電位，反相數(shù)據(jù)輸出端(QB)輸出低電位。
當(dāng)鎖存器處于動(dòng)作模式且復(fù)位端(RB)動(dòng)作時(shí)，睡眠信號(hào)端(SL)與復(fù)位端(RB)為低電位、設(shè)定端(SB)為高電位。此時(shí)，數(shù)據(jù)輸出端(Q)輸出低電位，反相數(shù)據(jù)輸出端(QB)輸出高電位。
當(dāng)鎖存器處于睡眠模式時(shí)，睡眠信號(hào)端(SL)為高電位，此時(shí)不論復(fù)位端(RB)與設(shè)定端(SB)的電位為何，皆不會(huì)改變數(shù)據(jù)輸出端(Q)與反相數(shù)據(jù)輸出端(QB)輸出的輸出電位。也就是說，當(dāng)鎖存器處于睡眠模式時(shí)，鎖存器對(duì)于復(fù)位端(RB)與設(shè)定端(SB)的信號(hào)狀態(tài)是屬于不理睬。因此，在睡眠模式時(shí)，鎖存器依然可以存儲(chǔ)數(shù)據(jù)，并等到動(dòng)作模式再次動(dòng)作時(shí)，輸出原先存儲(chǔ)于鎖存器中的數(shù)據(jù)。
由圖4B可知，當(dāng)鎖存器進(jìn)入睡眠模式時(shí)，復(fù)位端(RB)與設(shè)定端(SB)的信號(hào)會(huì)逐漸由高電位降低至低電位。由于本發(fā)明的鎖存器對(duì)于復(fù)位端(RB)與設(shè)定端(SB)的信號(hào)狀態(tài)是屬于不理睬，因此，鎖存器依然可以存儲(chǔ)數(shù)據(jù)。
再者，本發(fā)明鎖存器的睡眠信號(hào)端(SL)、復(fù)位端(RB)、與設(shè)定端(SB)的動(dòng)作設(shè)定皆可以任意變更，本領(lǐng)域技術(shù)人員可以根據(jù)鎖存器每個(gè)端點(diǎn)的設(shè)定而改變第一邏輯電路100與第二邏輯電路110中的邏輯門進(jìn)而達(dá)成本發(fā)明鎖存器的動(dòng)作原理?；蛘撸瑑H設(shè)計(jì)復(fù)位端(RB)或者設(shè)定端(SB)于鎖存器上。
請(qǐng)參照?qǐng)D5，其為本發(fā)明主從觸發(fā)器(master-slave flip-flop)。主從觸發(fā)器包括主鎖存器200與從鎖存器250，且主鎖存器200與從鎖存器250的結(jié)構(gòu)皆與上述鎖存器相同。其中，主鎖存器200包括第三邏輯電路210、第四邏輯電路220、第三傳輸門230、第四傳輸門240。而第三邏輯電路210包括第三或門212與第三與非門214；第四邏輯電路220包括第四或門222與第四與非門224。從鎖存器250包括第五邏輯電路260、第六邏輯電路270、第五傳輸門280、第六傳輸門290。而第五邏輯電路260包括第五或門262與第五與非門264；第六邏輯電路270包括第六或門272與第六與非門274。時(shí)鐘輸入端(CK)連接至串接的第三非門292與第四非門294用以產(chǎn)生互補(bǔ)的時(shí)鐘信號(hào)(CKN、CKP)，而第三傳輸門230、第四傳輸門240、第五傳輸門280、與第六傳輸門290皆受控于互補(bǔ)時(shí)鐘信號(hào)，而第三傳輸門230與第四傳輸門240二者的動(dòng)作時(shí)間不同，而第三傳輸門230與第六傳輸門290同時(shí)動(dòng)作；第四傳輸門240與第五傳輸門280同時(shí)動(dòng)作。
再者，主從觸發(fā)器的數(shù)據(jù)輸入端(D)即為主鎖存器200的數(shù)據(jù)輸入端連接于第三傳輸門230的一端，而第三傳輸門230的另一端連接至第三與非門214的第一輸入端；睡眠信號(hào)端(SL)與設(shè)定端(SB)連接至第三或門212的輸入端，第三或門212的輸出端連接至第三與非門214的第二輸入端；而第三與非門214的輸出端可連接至從鎖存器250的數(shù)據(jù)輸入端以及第四與非門224的第一輸入端；睡眠信號(hào)端(SL)與復(fù)位端(RB)連接至第四或門222的輸入端，第四或門222的輸出端連接至第四與非門224的第二輸入端；而第四與非門224的輸出端連接于第四傳輸門240的一端，而第四傳輸門240的另一端連接至第三與非門214的第一輸入端。
從鎖存器250的數(shù)據(jù)輸入端連接于第五傳輸門280的一端，而第五傳輸門280的另一端連接至第五與非門264的第一輸入端；睡眠信號(hào)端(SL)與復(fù)位端(RB)連接至第五或門262的輸入端，第五或門262的輸出端連接至第五與非門264的第二輸入端；而第五與非門264的輸出端即為主從觸發(fā)器的數(shù)據(jù)輸出端(Q)。再者，主從觸發(fā)器的數(shù)據(jù)輸出端(Q)連接至第六與非門274的第一輸入端；睡眠信號(hào)端(SL)與設(shè)定端(SB)連接至第六或門272的輸入端，第六或門272的輸出端連接至第六與非門274的第二輸入端；而第六與非門274的輸出端即為主從觸發(fā)器的反相數(shù)據(jù)輸出端(QB)。再者，主從觸發(fā)器的反相數(shù)據(jù)輸出端(QB)連接于第六傳輸門290的一端，而第六傳輸門290的另一端連接至第五與非門264的第一輸入端。
因此，當(dāng)主從觸發(fā)器處于動(dòng)作模式時(shí)，根據(jù)時(shí)鐘信號(hào)(CKN、CKP)的動(dòng)作數(shù)據(jù)輸入端(D)的數(shù)據(jù)會(huì)依序存儲(chǔ)于主鎖存器200與從鎖存器250。且在動(dòng)作模式時(shí)，利用設(shè)定端(SB)與復(fù)位端(RB)可隨時(shí)控制主從觸發(fā)器的數(shù)據(jù)輸出端(Q)的輸出信號(hào)。
當(dāng)主從觸發(fā)器處于睡眠模式時(shí)，主從觸發(fā)器對(duì)于復(fù)位端(RB)與設(shè)定端(SB)的信號(hào)狀態(tài)是屬于不理睬。因此，主鎖存器200以及從鎖存器250依然可以存儲(chǔ)數(shù)據(jù)，并等到動(dòng)作模式再次動(dòng)作時(shí)，輸出原先存儲(chǔ)于主從觸發(fā)器中的數(shù)據(jù)。
再者，由于睡眠模式時(shí)，主從觸發(fā)器的主鎖存器200以及從鎖存器250皆同時(shí)存儲(chǔ)數(shù)據(jù)。因此，為了降低電能的損耗，本發(fā)明還可于主從觸發(fā)器的睡眠模式時(shí)僅提供電源至主鎖存器200以及從鎖存器250其中之一即可。當(dāng)動(dòng)作模式再次動(dòng)作時(shí)，亦可以輸出原先存儲(chǔ)于主從觸發(fā)器中的數(shù)據(jù)。
因此，運(yùn)用本發(fā)明的鎖存器，可以解決現(xiàn)有鎖存器必須增加隔離接口使得鎖存器的布局面積較大的缺點(diǎn)并有效地降低成本。另外，本發(fā)明各實(shí)施例中的各邏輯電路100、110、210、240可以采用AOI(And-Or-Inverter)結(jié)構(gòu)來實(shí)現(xiàn)，故僅需以6個(gè)晶體管就可實(shí)現(xiàn)各三端邏輯電路100、110、210、240，使本發(fā)明技術(shù)的電路更精簡、布局面積更小。
綜上所述，雖然本發(fā)明已以優(yōu)選實(shí)施例公開如上，然其并非用以限制本發(fā)明，本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種變更與修飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種鎖存器，包括數(shù)據(jù)輸入端，該數(shù)據(jù)輸入端用于接收數(shù)據(jù)信號(hào)；數(shù)據(jù)輸出端，該數(shù)據(jù)輸出端用于輸出該數(shù)據(jù)信號(hào)；控制端，該控制端用于接收控制信號(hào)以復(fù)位或者設(shè)定該數(shù)據(jù)輸出端上的信號(hào)；睡眠信號(hào)端，該睡眠信號(hào)端用于接收睡眠信號(hào)以決定睡眠模式；第一邏輯電路，該第一邏輯電路的輸入端連接至該控制端、該數(shù)據(jù)輸入端、以及該睡眠信號(hào)端，該第一邏輯電路的輸出端連接至該數(shù)據(jù)輸出端；以及第二邏輯電路，該第二邏輯電路的輸入端連接至該控制端、該數(shù)據(jù)輸出端、以及該睡眠信號(hào)端，該第二邏輯電路的輸出端連接至該數(shù)據(jù)輸入端；其中，該第一邏輯電路或該第二邏輯電路用于在該睡眠模式時(shí)，利用該睡眠信號(hào)來不理睬該控制信號(hào)。
2.如權(quán)利要求1所述的鎖存器，其中該控制端包括復(fù)位端與設(shè)定端。
3.如權(quán)利要求2所述的鎖存器，其中該第一邏輯電路包括第一或門，該第一或門的輸入端連接至該睡眠信號(hào)端與該復(fù)位端；以及第一與非門，該第一與非門的第一輸入端連接至該數(shù)據(jù)輸入端，該第一與非門的第二輸入端連接至該第一或門的輸出端，且該第一與非門的輸出端連接至該數(shù)據(jù)輸出端。
4.如權(quán)利要求3所述的鎖存器，其中該第二邏輯電路包括第二或門，該第二或門的輸入端連接至該睡眠信號(hào)端與該設(shè)定端；以及第二與非門，該第二與非門的第一輸入端連接至該數(shù)據(jù)輸出端，該第二與非門的第二輸入端連接至該第二或門輸出端，且該第二與非門的輸出端連接至該數(shù)據(jù)輸入端。
5.一種主從觸發(fā)器，包括數(shù)據(jù)輸入端，該數(shù)據(jù)輸入端用于接收數(shù)據(jù)信號(hào)；數(shù)據(jù)輸出端，該數(shù)據(jù)輸出端用于輸出該數(shù)據(jù)信號(hào)；控制端，該控制端用于接收控制信號(hào)以復(fù)位或者設(shè)定該數(shù)據(jù)輸出端上的信號(hào)；睡眠信號(hào)端，該睡眠信號(hào)端用于接收睡眠信號(hào)以決定睡眠模式；主鎖存器，該主鎖存器連接至該控制端、該數(shù)據(jù)輸入端、以及該睡眠信號(hào)端，用以暫存該數(shù)據(jù)信號(hào)；以及從鎖存器，該從鎖存器連接至該控制端、該主鎖存器的輸出端、以及該睡眠信號(hào)端，該從鎖存器的輸出端連接至該數(shù)據(jù)輸出端；其中，該主鎖存器或該從鎖存器用于在該睡眠模式時(shí)，利用該睡眠信號(hào)來不理睬該控制信號(hào)。
6.如權(quán)利要求5所述的主從觸發(fā)器，其中該主鎖存器包括第一邏輯電路，該第一邏輯電路的輸入端連接至該控制端、該數(shù)據(jù)輸入端、與該睡眠信號(hào)端；以及第二邏輯電路，該第二邏輯電路的輸入端連接至該控制端、該第一邏輯電路的輸出端、以及該睡眠信號(hào)端，該第二邏輯電路的輸出端連接至該數(shù)據(jù)輸入端；其中，該第一邏輯電路或該第二邏輯電路用于在該睡眠模式時(shí)，利用該睡眠信號(hào)來不理睬該控制信號(hào)。
7.如權(quán)利要求6所述的主從觸發(fā)器，其中該從鎖存器包括第三邏輯電路，該第三邏輯電路的輸入端連接至該控制端、該第一邏輯電路的輸出端、以及該睡眠信號(hào)端，且該第三邏輯電路的輸出端連接至該數(shù)據(jù)輸出端；以及第四邏輯電路，該第四邏輯電路的輸入端連接至該控制端、該數(shù)據(jù)輸出端、以及該睡眠信號(hào)端，該第四邏輯電路的輸出端連接至該數(shù)據(jù)輸入端；其中，該第三邏輯電路或該第四邏輯電路用于在該睡眠模式時(shí)，利用該睡眠信號(hào)來不理睬該控制信號(hào)。
8.如權(quán)利要求5所述的主從觸發(fā)器，其中該控制端包括復(fù)位端與設(shè)定端。
全文摘要
本發(fā)明提供一種可應(yīng)用于睡眠模式的記憶鎖存器和主從觸發(fā)器，該鎖存器包括數(shù)據(jù)輸入端，可接收數(shù)據(jù)信號(hào)；數(shù)據(jù)輸出端，可輸出該數(shù)據(jù)信號(hào)；控制端，可接收控制信號(hào)用以復(fù)位或者設(shè)定該數(shù)據(jù)輸出端上的信號(hào)；睡眠信號(hào)端，可接收睡眠信號(hào)用以決定睡眠模式；第一邏輯電路，輸入端連接至該控制端、該數(shù)據(jù)輸入端、與該睡眠信號(hào)端，輸出端連接至該數(shù)據(jù)輸出端；以及第二邏輯電路，輸入端連接至該控制端、該數(shù)據(jù)輸出端、與該睡眠信號(hào)端，輸出端連接至該數(shù)據(jù)輸入端；其中，該第一邏輯電路或該第二邏輯電路可在該睡眠模式時(shí)，利用該睡眠信號(hào)來不理睬該控制信號(hào)。本發(fā)明可以解決現(xiàn)有鎖存器必須增加隔離接口使得鎖存器的布局面積較大的缺點(diǎn)并有效地降低成本。
文檔編號(hào)H03K3/037GK101051826SQ20071008908
公開日2007年10月10日 申請(qǐng)日期2007年3月29日 優(yōu)先權(quán)日2007年3月29日
發(fā)明者謝尚志, 吳政晃 申請(qǐng)人:智原科技股份有限公司