專利名稱：：低功率結(jié)型場效應(yīng)晶體管的制造及其工作方法低功率結(jié)型場效應(yīng)晶體管的制造及其工作方法
技術(shù)領(lǐng)域：
披露了一種集成電路和器件(例如，MOS晶體管和結(jié)型場效應(yīng)晶體管(JFET))以及制造和/或使用該電路和器件的方法。
背景技術(shù)：
：在過去的三十年來，超大規(guī)模集成電路繼續(xù)保持著尺寸更小、封裝更大和速度更快的發(fā)展趨勢。目前，在2005年，CMOS技術(shù)已經(jīng)可以采用亞100納米的小尺寸來制造。對于集成電路的設(shè)計(jì)師而言，當(dāng)CMOS的尺寸減小到小于最小線寬100nm時(shí)會(huì)出現(xiàn)許多問題。將CMOS晶體管的尺寸減小到小于100nm所出現(xiàn)的一些問題集中在1.CMOS的功耗是一個(gè)大問題，因?yàn)殡S著柵極介質(zhì)的厚度增加而使得單位面積的柵極電容增加，導(dǎo)致高的開關(guān)負(fù)載。2.MOS晶體管中所使用的柵極介質(zhì)的厚度尺寸已經(jīng)減小到小于20埃。減薄柵極介質(zhì)的厚度己經(jīng)導(dǎo)致當(dāng)將電壓施加于柵極電極時(shí)產(chǎn)生顯著的電流流過柵極介質(zhì)。該電流被稱之為泄漏電流。3.即使將柵極電壓減小至零，晶體管在漏極和源極之間仍會(huì)導(dǎo)通有限的電流。該電流被稱之為源漏泄漏。，4.即使CMOS電路沒有被激勵(lì)，但是上述效應(yīng)的結(jié)果使得CMOS電路仍會(huì)導(dǎo)通顯著的電流(靜態(tài)電流)，這就破壞了CMOS的優(yōu)點(diǎn)。因?yàn)殪o態(tài)電流，使得在沒有激勵(lì)時(shí)CMOS芯片所損耗的靜態(tài)功率或者功率已經(jīng)變得相當(dāng)大，并且當(dāng)溫度接近于攝氏100度時(shí)，靜態(tài)功率損耗能夠變得近似等于CMOS電路中所損耗的動(dòng)態(tài)功率。隨著CMOS技術(shù)的尺寸接近于65nm，則泄漏的問題就會(huì)變得更加嚴(yán)重。這一趨勢隨著技術(shù)尺寸進(jìn)一步接近于或者小于45rnn而將繼續(xù)。5.CMOS設(shè)計(jì)規(guī)則的橫向尺寸還不能由所伴隨的特征尺寸中的垂直尺寸來形成具有較大寬幅比的三維結(jié)構(gòu)。例如，當(dāng)多晶硅柵極的橫向尺寸已經(jīng)減小到超過90%，而多晶硅柵極的高度則減小50%。"間隔"(CMOS晶體管用于將柵極與重?fù)诫s的源極和漏極區(qū)域分開的部分)取決于多晶硅的高度，使得它的尺寸不再與橫向尺寸成正比。難以與垂直尺寸縮放相兼容的工藝步驟包括不會(huì)引起結(jié)泄漏的硅化作用的淺薄源和漏區(qū)域以及腐蝕和填充連接著源和漏區(qū)域的接觸孔。6.業(yè)內(nèi)熟練的技術(shù)人士眾所周知，測量電源的泄漏電流可以作為檢測在器件制造過程中所引入缺陷的有效屏蔽。該方法有時(shí)被業(yè)內(nèi)熟練技術(shù)人士稱之為Iddq測試。這種方法對于具有大于350nm最小線寬的CMOS是十分有效的。具有小于350nm最小線寬尺寸的CMOS使得固有的泄漏電流增加到與檢測所引入的泄漏電流相比較的水平，致使Iddq測試失效。通過偏置MOS器件的壁電壓來消除固有泄漏電流會(huì)引起諸如柵極泄漏、結(jié)隧道泄漏等之類泄漏的新的分量。結(jié)型場效應(yīng)晶體管的現(xiàn)有技術(shù)可以回溯到第一次報(bào)道時(shí)的上世紀(jì)50年代。從那時(shí)起，這些技術(shù)已經(jīng)被眾多的書籍所覆蓋，例如，SimonSze編著的"半導(dǎo)體器件物理(PhysicsofSemiconductorDevices)"和AndyGrove編著的"半導(dǎo)體器件物理禾口技術(shù)(PhysicsandTechnologyofSemiconductorDevices)，，。結(jié)型場效應(yīng)器件的報(bào)道包括元素半導(dǎo)體和化合物半導(dǎo)體。也已經(jīng)報(bào)道了眾多采用結(jié)型場效應(yīng)晶體管的龜路，如下所述，例如Nanver&Goudena，"DesignconsiderationsforIntegratedHigh-Frequencyp誦ChannelJFET，s"，IEEETransactionsElectronDevices,Vol.35，No.ll,1988,pp.1924-1933.O.Ozawa,"ElectricalPropertiesofaTriodeLikeSiliconVerticalChannelJFET"，IEEETransactionsElectronDevices,Vol.ED-27,No.ll,1980,pp.2115-2123.H.Takanagi&G.Kano，"ComplementaryJFETNegative-ResistanceDevice"，IEEEJournalofSolidStateCircuits,Vol.SC-10,No.6,December1975，pp.509-515.A.Hamade&J.Albarran，"AJFET/BipolarEight-ChannelAnalogMultiplexer"，IEEEJournalofSolidStateCircuits,Vol.SC-16,No.6,December1978.K丄ehovec&R.Zuleeg，"AnalysisofGaAsFET，sforIntegratedLogic"，IEEETransactiononElectronDevices,Vol.ED-27,No.6,June1980.另夕卜，R.Zuleeg在1985年8月4發(fā)表題為"ComplementaryGaAsLogic"的報(bào)告也常作為現(xiàn)有技術(shù)所引用。作者還以題為"DoubleImplantedGaAsComplementaryJFET，s"論文在1984年的"電子器件通信(ElectronDeviceLetters)"雜志發(fā)表了材料。圖8顯示了常規(guī)n溝道JFET的示意結(jié)構(gòu)。JFET形成在一個(gè)n型基片810中。它包含在一個(gè)標(biāo)記為815的p型阱區(qū)域內(nèi)。JFET的主體如820所示，這是一個(gè)包含有源(832)、溝道(838)和漏區(qū)域的n型擴(kuò)散區(qū)域。柵極區(qū)域(836)是一個(gè)通過擴(kuò)散到基片而形成的p型。源、漏和柵極區(qū)域分別標(biāo)記為841、842和840。JFET的關(guān)鍵尺寸是柵極長度，被標(biāo)記為855。這是由最小接觸孔的尺寸850加上確保柵極區(qū)域能夠包圍著柵極接觸所需要的必要覆蓋所決定的。柵極長度855顯著大于850?，F(xiàn)有技術(shù)JFET結(jié)構(gòu)的這一性能限制了這些器件的性能，因?yàn)闇系篱L度明顯大于最小特征尺寸。另外，柵極擴(kuò)散到漏和源區(qū)域的垂直側(cè)壁861和862的電容各自也都相當(dāng)大。柵極一漏側(cè)壁電容構(gòu)成密勒(Miller)電容，這是業(yè)內(nèi)熟練技術(shù)人士所熟悉的術(shù)語，以及明顯限制器件在高頻中的性能。
發(fā)明內(nèi)容提供了一種適用于使用具有一對小的線寬的互補(bǔ)結(jié)型場效應(yīng)晶體管(CJFET)的反相器的方法。這一方法包括所述CJFET所具有的輸入電容小于類似線寬的CMOS反相器的相應(yīng)輸入電容。CJFET可以具有小于正向偏置二極管兩端電壓降的電壓的電源工作，從而具有與所述CMOS反相器相比減小的開關(guān)功率以及所述CJFET反相器具有至少與所述CMOD反相器的對應(yīng)延遲相比擬的傳輸延遲。附圖的簡要說明附圖包含以上所表述的性能、優(yōu)點(diǎn)和目的并且通過這些附圖得到更加詳細(xì)的理解，上述具體的表述和簡要的摘要可以參照附圖中所說明的實(shí)施例。然而，值得注意的是，對于業(yè)內(nèi)熟練技術(shù)人士而言，附圖僅僅只是用于說明典型實(shí)施例，因此不能認(rèn)為僅僅限制于其它有效等效的實(shí)施例。圖1是用于說明互補(bǔ)JFET反相器的示意圖。圖2a是具有受源束縛的阱的互補(bǔ)JFET的示意圖。圖2b是具有連接著柵極的阱的互補(bǔ)JFET的示意圖。圖2c是具有連接著外部焊盤的阱的互補(bǔ)JFET的示意圖。圖3a是JFET布局的示意圖。圖3b是對應(yīng)于圖3a的多柵極JFET的剖面示意圖。圖3c是顯示JFET通過柵極和溝道的摻雜輪廓的圖形。圖4是類似于常規(guī)MOSFET的多柵極JFET的剖面圖。圖5是具有通過多晶硅所制成的所有觸點(diǎn)的多柵極平面JFET的剖面圖。圖6是具有外延生長溝道區(qū)域的多柵極平面JFET的剖面圖。圖7是具有外延生長溝道區(qū)域和包含碳、硅和鍺的多晶體半導(dǎo)體合金柵極的多柵極剖面JFET的剖面圖。圖8是常規(guī)n溝道JFET的剖面圖。圖9是構(gòu)建如圖5所示互補(bǔ)JFET結(jié)構(gòu)的流程圖。流程圖中的各個(gè)步驟可進(jìn)一步以圖IO至圖20來說明。圖IO是硅晶片在形成了絕緣區(qū)域之后的剖面圖。圖11是硅晶片在形成了n阱和p阱之后的剖面圖。圖12a是硅晶片在形成了nJFET的溝道區(qū)域之后的剖面圖。圖12b是硅晶片在形成了pJFET的溝道區(qū)域之后的剖面圖。圖13是硅晶片在多晶硅沉積和多晶硅選擇性摻雜之后的剖面圖。圖14是硅晶片在多晶硅層上沉積保護(hù)涂層之后的剖面圖。圖15是硅晶片在采用光刻和刻蝕進(jìn)行多晶硅定義之后的剖面圖。圖16a是硅晶片在摻雜了p溝道JFET的柵極和漏/源之間的連接區(qū)域之后的剖面圖。圖16b是硅晶片在摻雜了n溝道JFET的柵極和漏/源之間的連接區(qū)域之后的剖面圖。圖17是硅晶片在填充了多晶硅結(jié)構(gòu)之間空的空間并隨后進(jìn)行平面化之后的剖面圖。圖18是硅晶片在外延多晶硅表面上形成自對準(zhǔn)的硅化物之后的剖面圖。圖19是硅晶片在對多晶硅上的介質(zhì)層進(jìn)行摻雜并隨后刻蝕接觸孔之后的剖面圖。圖20是在金屬沉積和限定之后硅晶片的橫截面。圖21至24描述了使用從圖9開始采用的工藝所形成的MOS晶體管。圖21顯示了硅晶片在形成絕緣區(qū)域、阱結(jié)構(gòu)、閾值注入和柵極介質(zhì)之后的剖面圖。除了在MOS柵極區(qū)域周圍的區(qū)域之外，柵極介質(zhì)從晶片上開始生長和刻蝕。圖22顯示了硅晶片在多晶硅沉積、多晶硅摻雜和在多晶硅頂面上形成保護(hù)層之后的剖面圖。圖23顯示了硅晶片在多晶硅定義之后的剖面圖。圖24顯示了硅晶片在采用離子注入技術(shù)形成柵極和源/漏之間的連接區(qū)域之后的剖面圖。圖25顯示了在同一晶片上形成JFET和MOSFET的完整流程。各個(gè)步驟可以圖26至圖30作進(jìn)一步說明。圖26顯示了硅晶片在已經(jīng)形成了n阱和p阱之后的剖面圖。圖27顯示了硅晶片在形成用于JFET的溝道之后的剖面圖。圖28顯示了硅晶片在形成了用于MOS的溝道之后的剖面圖。圖29顯示了硅晶片在形成用于MOS和JFET的源和漏區(qū)域之后的剖面圖。圖30a顯示了硅晶片在形成接觸孔和金屬連接之后的剖面圖。圖30b顯示了MOS和JFET在形成接觸孔和金屬連接之后的布局。圖31顯示了一個(gè)典型的互補(bǔ)多個(gè)FET或者CFET。圖32顯示了與使用根據(jù)本文所討論典型實(shí)施例的晶體管所構(gòu)成的典型轉(zhuǎn)發(fā)器插入有關(guān)的典型傳輸延遲。圖33顯示了與根據(jù)典型實(shí)施例所構(gòu)成的典型CFET以及與CMOS有關(guān)的典型延遲和功率比較。圖34顯示了用于CFET和CMOS以及緩沖部分的典型傳輸延遲。圖35顯示了JFET禾BMOS的亞閾值導(dǎo)通的典型比較。圖36a和36b顯示了在NFET(圖36a)和NMOS(圖36b)中的柵極電流的比較。圖37顯示了與CMOS有關(guān)的優(yōu)點(diǎn)的典型圖形，而圖38顯示了與根據(jù)本文所討論的典型實(shí)施例所構(gòu)成的晶體管有關(guān)的優(yōu)點(diǎn)的典型圖形。具體實(shí)施方式本文披露了一種使用硅的結(jié)型場效應(yīng)晶體管(JFET)來構(gòu)建互補(bǔ)邏輯電路的方法。典型方法適用于深亞微米的尺寸，例如，小于65nm。本文也討論了一種諸如具有等于和小于65nm的最小特征尺寸的半導(dǎo)體器件的系統(tǒng)。本文所討論的方法和結(jié)構(gòu)能夠構(gòu)建類似于CMOS器件所使用的半導(dǎo)體器件和電路。因此，典型實(shí)施例可以插入在現(xiàn)行的VLSI設(shè)計(jì)以及制造流程中，而不需要對設(shè)計(jì)和制造VLSI電路的整個(gè)系統(tǒng)作任何明顯的變化。典型的特征如下所述1.它允許顯著減小電路的功耗。2.它允許顯著減小柵極電容。3.它允許顯著減小在柵極中的泄漏電流。4.它允許顯著減小在源和漏之間的泄漏電流。5.它允許顯著簡化VLSI制造工藝。6.它促進(jìn)用于CMOS技術(shù)而開發(fā)的設(shè)計(jì)基礎(chǔ)條件。值得關(guān)注的是，在現(xiàn)有CMOS單元庫中有效的所有復(fù)雜邏輯功能都可以采用本文所討論的器件來實(shí)現(xiàn)。這些復(fù)雜的邏輯功能包括但并不限制于反相器、與非門、或非門、鎖存器、觸發(fā)器、計(jì)數(shù)器、多路(復(fù)用)器、編碼器、解碼器、乘法器、算術(shù)邏輯單元、可編程單元、存儲(chǔ)單元、微控制器、JPEG解碼器和MPEG解碼器。7.它促進(jìn)用于CMOS的制造和測試的基礎(chǔ)條件的發(fā)展。8.它允許將測量電源泄漏電流作為用于檢測在器件制造過程中所引入缺陷的有效屏蔽的方法。本文所討論的互補(bǔ)結(jié)型場效應(yīng)晶體管(JFET)是采用增強(qiáng)模式工作的。正如業(yè)內(nèi)熟練的技術(shù)人士所眾所周知的那樣，增強(qiáng)模式是指當(dāng)柵極和源端之間的電勢為零時(shí)晶體管處于"OFF(截止)"狀態(tài)。在這種狀態(tài)中，當(dāng)將正的(負(fù)的)偏置施加于n溝道(p溝道)JFET的漏端時(shí)，在漏和源之間只有很小的電流或者沒有電流流過。隨著柵極上的電勢增加(減小)，n溝道(p溝道)JFET進(jìn)入高導(dǎo)通區(qū)域。在這種模式中，一旦在漏端施加正的(負(fù)的)偏置，就會(huì)在漏和源之間流過有限的電流。所熟知的增強(qiáng)型模式的JFET器件的限制是它的電流驅(qū)動(dòng)是受最大柵極電壓限制的，該電壓小于二極管的壓降。超過一個(gè)二極管壓降(內(nèi)建電勢)的柵極電壓使得柵極一溝道二極管導(dǎo)通，這是一種JFET工作所不希望的模式。這種限制可以通過下列方式來解決，例如，將偏置電壓VDD限制成小于一個(gè)二極管的壓降。JFET的小電流驅(qū)動(dòng)的問題是通過將JFET的溝道長度尺寸比率放大至亞100nm尺寸的方法來解決的。當(dāng)JFET柵極長度小于70nm并且電源電壓是5V，則互補(bǔ)JFET器件的電流輸出和由互補(bǔ)JFET所制成的反相器的開關(guān)速度就明顯優(yōu)于所熟知的CMOS器件。應(yīng)該注意的是，盡管JFET的速度一功率性能已經(jīng)變得可以與亞70nm尺寸的CMOS器件的性能相比擬，但是JFET的最大電源電壓仍舊限制在小于二極管壓降。為了滿足一些需要連接驅(qū)動(dòng)較高電壓電平的外部電路的應(yīng)用，也討論了構(gòu)建CMOS器件的結(jié)構(gòu)和方法。本文所討論的CMOS器件不同于所熟知的CMOS,有下列一些優(yōu)點(diǎn)-1.CMOS是與互補(bǔ)JFET集成在一起。2.在一個(gè)實(shí)施例中，CMOS的構(gòu)建不要任何"間隔"。3.連接CMOS端點(diǎn)的觸點(diǎn)是平面的，或者是處在同一水平上的，這就能夠改善器件的可制造性。4.本文所討論的典型CMOS器件的其它突出性能。圖1顯示了一個(gè)反相器的典型電路圖。表1顯示了兩個(gè)晶體管在"ON(導(dǎo)通)"和"OFF(截止)"條件下的工作端電壓。表1:CFET柵極在"ON(導(dǎo)通)"和"OFF(截止)"條件下的端電壓<table>tableseeoriginaldocumentpage10</column></row><table>圖1所示電路的工作與對應(yīng)CMOS電路的工作極其類似。本文所討論的JFET的典型實(shí)施例可以在類似于所熟知的CMOS技術(shù)的電壓電平上工作。輸入電壓可在0和Vdd之間變化。輸出電壓可以與輸入電壓的反相關(guān)系在Vdd和O之間變化。于是，對于反相器的兩個(gè)狀態(tài)來說，當(dāng)在輸入端上所施加的電壓為0和Vdd時(shí)，則輸出電壓分別為Vdd和0。這可以通過兩個(gè)晶體管FT1和FT2切換ON和OFF狀態(tài)來實(shí)現(xiàn)，正如上述表l所示。JFET是通過在柵極上施加控制電壓來工作的，柵極上的控制電壓控制著在源和漏之間溝道的導(dǎo)通特性。柵極與溝道形成了p-n結(jié)。在柵極上與源有關(guān)的電壓控制著柵極—溝道結(jié)的耗盡區(qū)域的寬度。溝道的未耗盡部分可用于導(dǎo)通。于是，通過在JFET晶體管的柵極和源端上施加合適的電壓，溝道就能夠?qū)?ON"和截止"OFF"。當(dāng)溝道導(dǎo)通"ON"并將合適的電壓施加于漏時(shí)，電流就在源和漏之間流過。在JFET反相器中的JFET晶體管FT1和FT2所具有的功能非常類似于在CMOS反相器中的MOS晶體管。對于業(yè)內(nèi)熟練的技術(shù)人士而言，CMOS反相器的工作是非常熟悉的。p溝道JFET(FTl)在它的源端連接著電源。n溝道JFET(FT2)在它的源端連接著接地。兩個(gè)晶體管的漏端相互連接在一起并且連接著柵極的輸出端。p溝道JFETFT1的柵極和n溝道JFETFT2的柵極相互連接在一起并且連接著柵極的輸入端，如圖1所示。在本文的后續(xù)部分中將這一電路結(jié)構(gòu)稱之為CFET反相器。一般來說，采用與p溝道和n溝道JFET相似的方式所形成的柵極稱之為CFET柵極。為了揭示一個(gè)典型的完整的實(shí)施例，這里將更加詳細(xì)地解釋反相器的功能。這是通過首先解釋在晶體管的源和漏端上的電壓(如表2所示)來完成的。在典型的和非限制的說明中，電源電壓固定在0.5V。表2:JFET在CFET柵極上的結(jié)電壓<table>tableseeoriginaldocumentpage11</column></row><table>P溝道JFET的柵極是制成在n型硅上并且溝道摻雜p型。P溝道JFET的摻雜輪廓設(shè)計(jì)成當(dāng)在柵極端上的電壓相對于源端上的電壓為0V時(shí)整個(gè)溝道轉(zhuǎn)變?yōu)榻刂?。這器件就是增強(qiáng)型模式器件。P溝道JFET的這一屬性是由于在柵極(p型)和溝道(n型)之間p-n結(jié)的內(nèi)建電勢的緣故。由于FT1的源將VDD束縛在0.5V,所以當(dāng)FT1的柵極也處于0.5V時(shí)，在n型溝道和p型柵極之間的外部偏置為0.0V。這就表明FT1處于截止OFF狀態(tài)。隨著p溝道晶體管柵極上的偏置減小至0.0V，則在柵極和源端之間的負(fù)電壓就變?yōu)?0.5V，則就會(huì)引起耗盡層消失并允許電流從源流向漏。這就表明FT1處于導(dǎo)通ON狀態(tài)。當(dāng)FT1處于導(dǎo)通條件時(shí)，典型實(shí)施例能夠限制柵極電流。在這一條件下，將溝道一柵極二極管正向偏置在0.5V，使得只有有限的泄漏電流可以流過晶體管的柵極。這就稱之為柵極泄漏。柵極泄漏的大小受到在柵極一溝道結(jié)兩端的內(nèi)建電勢的控制。對于硅基電路而言，當(dāng)這一CFET反相器采用等于或者小于0.5V的電源電壓工作時(shí)。內(nèi)建電勢可以將柵極泄漏電流限制在非常小的量上。于是，在設(shè)計(jì)和工作這兩個(gè)特性方面，CFET反相器的工作方式都非常類似于CMOS反相器。因?yàn)樵趦?nèi)建電勢上的差異，對電源電壓的限制可以不同于其它材料。相類似，對于n溝道JFET的偏置電壓都是相反的，晶體管在柵極和源偏置減小至零時(shí)截止OFF而在柵極和源偏置等于電源電壓VDD時(shí)導(dǎo)通ON，為了嚴(yán)格限制柵極電流將Vdd限制為0.5V。典型柵極一溝道結(jié)的柵極電流可以設(shè)計(jì)在lnA/cm2S100mA/cm2的范圍內(nèi)。相反，對于采用45nm光刻工藝并采用適當(dāng)尺寸的柵極介質(zhì)厚度所制成的CMOS晶體管而言，柵極電流可以設(shè)計(jì)成超過1000A/cm2。JFET晶體管的輸入電容是由柵極一溝道端所形成的二極管的結(jié)電容。該二極管的電容是在10—4/0112至10—Sf/ci^的范國內(nèi)，這是結(jié)的耗盡層寬度的厚度所決定的，這一厚度通常是在100埃至3000埃的范圍內(nèi)。采用45nm設(shè)計(jì)規(guī)則和采用IO埃厚度的氧化層所制成的MOS晶體管的輸入電容是比JFET對應(yīng)輸入電容高一個(gè)數(shù)量級。從低功率工作的角度來看，這一性能使得JFET具有極大的吸引力。JFET晶體管通常還具有第四電氣端點(diǎn)，也就是阱。這里討論了本發(fā)明的一個(gè)實(shí)施例，阱連接著兩個(gè)JFET的源端，如圖2a所示。圖2b還顯示其它實(shí)施例，在該實(shí)施例中，n溝道JFET的阱連接著外部端點(diǎn)，這一外部端點(diǎn)用于將任何信號(hào)施加于JFET。圖2c示出了另一個(gè)實(shí)施方式，其中n溝道JFET的阱連接到外部端，它可以被用于將任何信號(hào)施加到JFET。在還有一個(gè)實(shí)施例中，n溝道JFET的阱是保持為浮置的。所對應(yīng)的表述也同樣適用于p溝道JFET。對于業(yè)內(nèi)熟練的技術(shù)人士來說，眾所周知，測量電源的泄漏電流可以作為檢測在器件制造過程中所引入的缺陷的有效屏蔽。這一方法有時(shí)被業(yè)內(nèi)熟練的技術(shù)人士稱之為Iddq測試。這種方法對于具有最小線寬窄350nm以上的CMOS是十分有效的。最小線寬縮小到350nm之下12的CMOS就會(huì)將固有的泄漏電流增加到缺陷引入泄漏電流相比擬的程度，于是Iddq測試將就會(huì)變得無效。對于采用最小線寬小于lOOnm的MOS器件來說，對MOS器件的阱電壓進(jìn)行偏置，有助于消除固有泄漏電流引入新的泄漏分量，例如，柵極泄漏、結(jié)隧道泄漏，等等。在一個(gè)典型實(shí)施例中，對JFET的阱電壓進(jìn)行偏置可以有效地將固有泄漏電流減小到PA量級。這就使得Iddq測試能夠作為檢測在最小線寬小于100nm的器件制造過程中所引入缺陷的有效屏蔽。圖3a顯示用于構(gòu)建電路結(jié)構(gòu)的JFET晶體管的典型和非限制性布局。N溝道JFET的源、漏、柵極和阱引線分別由330、340、375和368給出。這些端點(diǎn)的觸點(diǎn)分別標(biāo)以372、374、373和371。圖3b顯示了n溝道JFET結(jié)構(gòu)的剖面，該JFTE包括四個(gè)端點(diǎn)，源(330)、柵極(370)、漏(340)和p阱(310)。JFET形成在標(biāo)記為315的硅區(qū)域中。JFET采用標(biāo)記為320的區(qū)域與周圍半導(dǎo)體相隔離；在隔離區(qū)域中填充了諸如氧化硅之類的絕緣材料。在源和漏之間的溝道是以目標(biāo)350來表示。對于n溝道的JFET來說，源和漏是采用施主類雜質(zhì)(例如，磷、砷或者銻)摻雜硅所形成的高摻雜n型區(qū)域。阱是采用受主類雜質(zhì)(例如，硼或者銦)摻雜的。溝道是連接著源和漏的n型摻雜的狹窄區(qū)域。柵極是在溝道內(nèi)所形成的淺薄片型區(qū)域370，它可以采用諸如從重p+摻雜多晶硅區(qū)域375進(jìn)行雜質(zhì)擴(kuò)散的方法。圖3c顯示晶體管從硅的表面直至柵極(370)和溝道(350)改變深度的摻雜輪廓。曲線381是從硅表面開始的柵極區(qū)域的摻雜輪廓。曲線382、383和384分別表示了溝道、阱和襯底區(qū)域的摻雜輪廓。對于n-JFET來說，381是p型柵極區(qū)域的摻雜輪廓，382是n型溝道區(qū)域的輪廓，383是p型阱區(qū)域的輪廓，以及384是周圍n型襯底區(qū)域的輪廓。柵極一溝道結(jié)由385給出，溝道一阱結(jié)由386給出，以及阱一襯底區(qū)域結(jié)由387給出。在形成硅(385)表面的柵極和溝道之間的結(jié)的深度小于在溝道和p型阱(386)之間的結(jié)的深度。這里還包含著用于形成p型柵極結(jié)的其它方法，例如，離子注入。也保護(hù)著對柵極進(jìn)行摻雜的其它，例如，等離子浸漬注入，這些都是業(yè)內(nèi)熟練技術(shù)人士所眾所周知的。在圖3b中，區(qū)域375是一條采用p型重?fù)诫s的細(xì)長多晶硅并且還可以作為柵極370慘雜的源。P型柵極用于控制從源到漏的溝道兩端的導(dǎo)通。采用這一新穎的結(jié)構(gòu)幾乎，柵極是在溝道區(qū)域中從重?fù)诫s多晶硅擴(kuò)散的，從而形成與柵極的歐姆接觸。這允許多晶硅用于柵極與外部電路的連接。與阱的歐姆接觸是由目標(biāo)368所標(biāo)記的阱帶形成的。圖3b顯示連接著JFET四端的觸點(diǎn)，也就是，阱、源、柵極和漏，并分別標(biāo)記為371、372、373和374。在p型阱帶368之下的區(qū)域是采用p型雜質(zhì)進(jìn)行重?fù)诫s，從而形成良好的歐姆接觸。P阱310形成在315標(biāo)記的n阱中，用于JFET的p阱必須隔離的應(yīng)用中。對于p阱連接著接地電位的應(yīng)用而言，就應(yīng)去除n阱的需要。這些情況這里都包含了。有關(guān)參照圖3b和3c的討論，對于p溝道JFET來說，摻雜的類型相反，例如，p型區(qū)域可以由n型區(qū)域來替代或者反之亦然。應(yīng)該指出的是，對于p溝道JFET也同樣保留了采用多晶體硅375來摻雜JFET的柵極。圖4顯示了JFET的替代實(shí)施例。該圖顯示了n溝道JFET的剖面，這是非常類似于MOS晶體管。這里討論了N溝道JFET的結(jié)構(gòu)?？梢砸庾R(shí)到這一結(jié)構(gòu)是在上述段落中所描述的p溝道JFET的翻本，只是對摻雜作了適當(dāng)?shù)淖兓?。JFET以目標(biāo)400來顯示。其中形成JFET的P阱是以目標(biāo)310來標(biāo)記。JFET的隔離是由采用諸如硅的氧化物或其它合適材料的絕緣材料所填充的區(qū)域來提供，標(biāo)記為320。這一結(jié)構(gòu)類似于圖3所顯示的對應(yīng)結(jié)構(gòu)。重?fù)诫sn型區(qū)域形成源和漏并且分別標(biāo)記為420和430。在源和樓之間的溝道區(qū)域是輕摻雜n型并標(biāo)記為450。柵極區(qū)域是摻雜p型并標(biāo)記為440。這一區(qū)域是從標(biāo)記為460的重p型摻雜的多晶硅開始擴(kuò)散的。標(biāo)記為465的絕緣區(qū)域插入在這里，圍繞著柵極，且由硅的氧化層和氮化層所構(gòu)成。在本文中將該目標(biāo)稱之為"間隔"。在典型的實(shí)施例中，區(qū)域420、430、460和468的頂面表面采用稱之為硅化物的金屬化合物的高導(dǎo)電層覆蓋，并標(biāo)記為462。硅化物層自對準(zhǔn)阱帶、源、漏和柵極區(qū)域，這意味著硅化物僅僅只能形成在暴露硅或多晶硅的區(qū)域中。間隔所起的主要作用是在形成了自對準(zhǔn)硅化物時(shí)將源和漏區(qū)域與柵極區(qū)域相隔離。它也允許對來自器件內(nèi)部觸點(diǎn)的電流進(jìn)行有效分配。連接著阱帶、源、漏和柵極區(qū)域的觸點(diǎn)可采用類似于圖3所示的方法來制作，并且分別標(biāo)記為371、372、373和374。在JFET的另一替代實(shí)施例中，如圖5所示，連接著JFET的所有端點(diǎn)(即，源、柵極、漏和阱)的觸點(diǎn)都是釆用多晶硅所制成的。這一結(jié)構(gòu)具有連接著所有端點(diǎn)的觸點(diǎn)都具有相同水平所希望的特性。N溝道JFET制成在標(biāo)記為310的p阱中，這是通過絕緣區(qū)域320與所有周邊相隔離的。這一結(jié)構(gòu)類似于圖3所示的對應(yīng)結(jié)構(gòu)。JFET的源是通過重n摻雜區(qū)域520和522組合而形成的。JFET的漏是通過重?fù)诫sn型區(qū)域524和526組合而形成的。溝道550是在漏和源之間的淺薄的n型摻雜區(qū)域。在硅重?cái)U(kuò)散的p型柵極區(qū)域標(biāo)記為540。凸塊530和532都是重n型多晶硅摻雜區(qū)域。區(qū)域520是由從多晶硅到硅中的n型雜質(zhì)擴(kuò)散所形成。相類似，區(qū)域524是由從多晶硅區(qū)域532到硅中的n型雜質(zhì)擴(kuò)散所形成。柵極區(qū)域540是由從p型多晶硅560到硅中的p型雜質(zhì)的擴(kuò)散所形成。區(qū)域522和526分別將源和漏區(qū)域520和524連接著溝道550。標(biāo)記為530、532和560的多晶硅區(qū)域分別歐姆接觸著區(qū)域520、524和540。區(qū)域522和526是由外部摻雜所形成的，例如，離子注入、等離子體浸漬注入或者其它類似摻雜方法。阱帶是由在重p摻雜多晶硅562和p型區(qū)域368之間的歐姆接觸所形成的。連接著晶體管的觸點(diǎn)都制成在目標(biāo)530、532和560以及562的頂面上。為了減小這些區(qū)域的歐姆接觸電阻，在多晶硅層的頂面上形成自對準(zhǔn)硅化物，標(biāo)記為580。在另一替代實(shí)施例中，連接著晶體管端點(diǎn)的觸點(diǎn)都是直接由多晶硅制成的。在另一替代實(shí)施例中，硅基片的頂面表面是由硅一鍺合金的外延沉積所形成的，這是適當(dāng)摻雜形成溝道和柵極，如圖6所示。這一結(jié)構(gòu)是采用隔離區(qū)域320嵌入在阱310中的。這一實(shí)施例的典型性能是JFET的溝道是形成硅鍺合金的外延沉積層上的，并以目標(biāo)670來標(biāo)記。硅鍺合金的遷移率要比硅高得多，這就提高了JFET的性能，尤其是高頻特性。這外延層是在晶片形成隔離結(jié)構(gòu)之后沉積在晶體管上的。在該實(shí)施例中，外延層可以選擇性地沉積在將要形成溝道的島上。用于nJFET溝道的外延層是在一個(gè)步驟中沉積的，而用于pJFET溝道的外延層是在下一個(gè)步驟中沉積的。在另一實(shí)施例中，外延層是在形成隔離結(jié)構(gòu)之前沉積在晶片上的。在還有一個(gè)實(shí)施例中，溝道區(qū)域是由形變硅鍺合金所形成的。其它實(shí)施例教授了使用硅一鍺一碳來構(gòu)建JFET的溝道區(qū)域。對于業(yè)內(nèi)熟練技術(shù)人士來說，術(shù)語硅一鍺合金和形變合金都是眾所周知的。硅鍺合金是通過在硅基片上外延沉積硅和鍺原子的混合物所形成的。JFET的其余結(jié)構(gòu)類似于圖5所示的結(jié)構(gòu)。外延沉積溝道的慘雜是由外部摻雜所控制的，例如，離子注入。另外，外延沉積材料是在采用諸如原子層外延方法和類似技術(shù)進(jìn)行沉積的過程中沉積的。外延沉積步驟也適用于圖3和圖4所示的JFET結(jié)構(gòu)。另一實(shí)施例，如圖7所示，涉及使用諸如碳化硅或者碳化硅鍺之類的高能隙材料來形成柵極接觸區(qū)域744。為了提高在柵極640—溝道650結(jié)上所形成的p-n結(jié)上的勢壘高度，實(shí)現(xiàn)這一性能。接近柵極區(qū)域640的柵極接觸區(qū)域744的高能隙材料有效地提高了在柵極640—溝道650結(jié)上所形成的p-n結(jié)上的勢壘高度。較高的柵極—溝道結(jié)的內(nèi)建電勢減小在結(jié)兩端之間的飽和電流，并且允許增加能夠施加于柵極一溝道二極管使之正向偏置的最大電壓，且該最大電壓不會(huì)引起柵極電流明顯流過二極管。由于在柵極上的最大電壓等于反相器的電源電壓，所以電源電壓越高就越有可能增加晶體管的驅(qū)動(dòng)強(qiáng)度并導(dǎo)致反相器更快的切換。正如該實(shí)施例的圖7所示，為了形成電極，可以使用多晶體的碳化硅材料來替代多晶硅。諸如多晶體碳化硅之類的高能隙材料的使用，可以減小在晶體管的ON狀態(tài)期間內(nèi)柵極一溝道二極管弱正向偏置時(shí)的柵極結(jié)的泄漏電流。各種不同相的碳化硅都可以用于這一目的，也就是，3C、4H和6H。此外，各種其它電極材料能夠用于與硅基片一起形成整流結(jié)，硅基片包括硅一鍺—碳的三重合金以及諸如鍺一鋁一砷一磷之類的各種其它化合物半導(dǎo)體。在另一替代實(shí)施例中，用于柵極的材料(例如，碳化硅)的使用是與外延沉積的高遷移率材料(例如，硅一鍺)同時(shí)進(jìn)行的。柵極材料的成分在沉積過程中是變化的。標(biāo)記為730、732、744和752用于源、漏、柵極和阱帶的電極外延都是由高能隙半導(dǎo)體材料(例如，碳化硅)所形成的。在這些電極的頂面上形成自對準(zhǔn)導(dǎo)電層并標(biāo)記為750。多晶體半導(dǎo)體都是進(jìn)行適當(dāng)摻雜的，正如在上述段落中所描述的那樣。晶體管的其它部分仍舊類似于圖6所示的nJFET結(jié)構(gòu)。典型實(shí)施例教授了在硅的表面附近使用碳化硅層并且其深度從10埃至1000埃，隨后沉積多晶硅并且其深度為10埃至2500埃。多晶體層的成份是變化的，從而便于刻蝕工藝的精確監(jiān)測，在該刻蝕過程中，快速刻蝕多晶體材料直至檢測到表面層底部的成份，并隨后采用選擇性刻蝕工藝緩慢刻蝕直至刻蝕掉所有的多晶體材料。在本文的后續(xù)部分將解釋使用多晶體碳化硅的制造工藝的細(xì)節(jié)解釋。接著，用于創(chuàng)建如圖5所示互補(bǔ)JFET結(jié)構(gòu)的典型但非限制的方法可以圖9所示的流程圖來說明。在流程圖中的各個(gè)步驟可以圖10至圖20來說明。步驟905可以圖IO來說明。步驟910可以圖11來說明。步驟915可以圖12來說明。步驟920和925可以圖13來說明。步驟930可以圖14來說明。步驟935可以圖15來說明。步驟940可以圖16來說明。步驟950可以圖17來說明。步驟955可以圖18來說明。步驟960可以圖19來說明。步驟965可以圖20來說明。圖IO顯示了半導(dǎo)體基片的剖面，此時(shí)，半導(dǎo)體基片已經(jīng)完成了制造過程中的初步步驟，以便于獲得通過使用二氧化硅的刻蝕、熱氧化和沉積的組合所形成的有源器件的各個(gè)區(qū)域的隔離。區(qū)域1001—1005表示采用絕緣材料填充的區(qū)域包括(即，由其組成)通過刻蝕、沉積和熱生長所形成的硅氧化物和氮化物。對于業(yè)內(nèi)熟練的技術(shù)人士而言，用于形成這些區(qū)域的工藝的細(xì)節(jié)都是眾所周知的并且已經(jīng)超出了本披露的范圍。區(qū)域1011—1014表示將在后續(xù)步驟中形成有源晶體管的區(qū)域。圖11顯示了在區(qū)域1101和1102中通過采用適當(dāng)?shù)碾s質(zhì)摻雜有源區(qū)域來形成n阱和p阱的過程。對于在區(qū)域1102中的n阱而言，注入磷或者砷原子。注入的摻雜水平可以在l.OX10H/ci^至l.OX10"/ci^之間變化。注入的能量可以在10KeV和400KeV之間變化。對于在區(qū)域1101中的p阱而言，可以采用離子注入引入硼，其劑量可以在1.0X10U/ciT^和1.0X10"/ci^之間變化并且采用的注入能量可以在10KeV和400KeV之間變化?？梢允褂枚啻巫⑷氲姆椒▉慝@得所需要的雜質(zhì)摻雜的輪廓。為了采用n型和p型雜質(zhì)選擇性地注入?yún)^(qū)域，可以使用光刻掩膜來進(jìn)行注入，從而屏蔽沒有設(shè)計(jì)成接受注入的區(qū)域。在隔離區(qū)域1001—1005之下進(jìn)行硼的其它注入，以便于提高在氧化層下的區(qū)域中的摻雜并且防止在兩個(gè)相鄰n阱之間的任何泄漏?；?jīng)過熱處理，以便于獲得所需要的雜質(zhì)摻雜輪廓。圖12a和12b顯示了分別適用于nJFET的溝道區(qū)域1202和適用于pJFET的溝道區(qū)域1222的形成。溝道區(qū)域是通過使用光刻掩膜的選擇性注入來形成的。對于nJFET而言，溝道是采用離子注入的方式來形成的，其中采用n型雜質(zhì)，例如，砷、磷或銻，其雜質(zhì)劑量為2.0Xl()U/cm2和1.0X1014/cm2并且注入的能量在1和100KeV之間，正如圖12a中的區(qū)域1202所示。圖中還顯示用于覆蓋要阻止n溝道雜質(zhì)的區(qū)域的光刻膠1210。在圖12b中的區(qū)域1222采用p型雜質(zhì)(例如，硼、銦或鉈)進(jìn)行注入，以便形成pJFET的溝道。在另一替代實(shí)施例中，溝道區(qū)域是采用等離子體浸漬摻雜的方式來形成的。另外，溝道是通過溝道區(qū)域的外延生長來形成的，溝道區(qū)域是由硅、硅一鍺二價(jià)合金或者硅一鍺一碳三重合金所構(gòu)成的。本文還包含了在通過n溝道和p溝道的溝道區(qū)域的選擇性外延生長形成中的各種變化，以及用于nJFET和pJFET兩者的溝道區(qū)域的單獨(dú)沉積并緊跟著選擇性的摻雜。還有一個(gè)實(shí)施例覆蓋了在沉積過程中采用諸如原子層外延之類方法來摻雜溝道區(qū)域的實(shí)例。接著，在整個(gè)晶片上沉積一層多晶硅，正如圖13所示。沉積在晶片上的多晶硅的厚度在100埃和1000埃之間變化。多晶硅是選擇性摻雜的，以便使用光刻膠作為掩膜形成最終將成為JFET的源、漏、柵極和阱觸點(diǎn)的區(qū)域。為了簡潔，本文省略了光刻工藝的細(xì)節(jié)。正如在1300中所示的那樣，標(biāo)記為1310的區(qū)域采用重硼雜質(zhì)進(jìn)行摻雜，其劑量在1.0X10力ci^和1.0X10"/cn^之間的范圍內(nèi)。該區(qū)域被設(shè)計(jì)成具有用于nJFET的阱區(qū)域的觸點(diǎn)的作用。區(qū)域1314設(shè)計(jì)成具有用于nJFET的柵極觸點(diǎn)的作用。它采用類似于區(qū)域1310的參數(shù)進(jìn)行重p型的摻雜。區(qū)域1312和1316采用n型雜質(zhì)(磷、砷和鉈)進(jìn)行重?fù)诫s，其劑量在1.0X1013/cm2和1.0X10"/cm2之間的范圍內(nèi)。P-JFET是由分別用作為源和漏觸點(diǎn)(p型)的區(qū)域1324和1320、用作為柵極(n型)的區(qū)域1322以及用作為阱帶(n型)觸點(diǎn)的區(qū)域1326所形成的。區(qū)域1320和1324采用重濃度的硼原子進(jìn)行摻雜，其劑量在1.0X10"/cm2和1.0X1016/cm2之間的范圍內(nèi)，并且將這兩區(qū)域設(shè)計(jì)成分別具有pJFET的源和漏觸點(diǎn)的作用。相類似，區(qū)域1322和1326采用n型進(jìn)行重?fù)诫s并且設(shè)計(jì)成具有pJFET的柵極和阱觸點(diǎn)的作用。在另一替代實(shí)施例中，在進(jìn)行離子注入摻雜之前，在多晶硅層的頂面上沉積一層氧化物。這層的厚度在20埃和500埃之間變化。在另一實(shí)施例中，在進(jìn)行離子注入之前，在多晶硅的頂面上沉積多層氧化物和氮化物，氧化物和氮化物薄膜的厚度在10埃和500埃之間變化。圖14顯示了具有雜質(zhì)摻雜的多晶硅層和在多晶硅層頂面上的保護(hù)層1410的硅晶片的剖面。在各個(gè)不同區(qū)域注入雜質(zhì)的多晶硅層用作為這些雜質(zhì)直接擴(kuò)散到硅中的源，從而形成源、漏、和柵極結(jié)以及阱的歐姆連接。區(qū)域1422合1426適nJFET的源和漏區(qū)域，這些都是從多晶硅區(qū)域1312和1316擴(kuò)散形成。區(qū)域1424是n型溝道。標(biāo)記為1428的柵極區(qū)域是從p摻雜的多晶硅擴(kuò)散到硅中的。區(qū)域1420是通過從多晶硅區(qū)域1310的擴(kuò)散形成在硅中的p型區(qū)域(阱帶)并且形成與包含nJFET的p阱的歐姆接觸。同樣，在硅中的pJFET的觸點(diǎn)是采用區(qū)域1434作為pJFET的源、區(qū)域1432作為溝道、區(qū)域1430作為漏、區(qū)域1436作為阱觸點(diǎn)，以及區(qū)域1438作為柵極區(qū)域來形成的。在另一替代實(shí)施例中，可以使用多次離子注入、改變在多晶硅中的n型和p型雜質(zhì)的雜質(zhì)劑量和能量的方法來形成阱觸點(diǎn)、源、漏和柵極區(qū)域。在JFET的各個(gè)不同區(qū)域擴(kuò)散到硅中之后，就可以開始柵極圖形化工藝。使用光學(xué)光刻工藝，在晶片上涂覆一層防反射層，隨后再涂覆一層光刻膠。這些層的厚度取決于光刻膠的選擇，正如業(yè)內(nèi)熟練的技術(shù)人士所熟知的那樣。對光刻膠層曝光，并且在光刻膠中勾畫出各個(gè)不同的端點(diǎn)，在圖15中標(biāo)記為1510。替代實(shí)施例包括光刻膠圖形化的其它方法，包括壓印光刻和電子束光刻。采用光刻膠作為掩膜，首先刻蝕掉在多晶硅上的保護(hù)層。接著，刻蝕多晶硅層，形成諸如1512的槽且使之達(dá)到多晶硅層的底部。這一步驟形成了各個(gè)不同端點(diǎn)的電氣隔離，正如1500所示。對于光刻膠的圖形化而言，可以使用各種不同的工藝，包括光學(xué)光刻、浸漬光刻、壓印光刻、直接寫的電子束光刻、X射線光刻或者遠(yuǎn)紅外光刻。圖16a是硅晶片在對p溝道JFET的柵極和漏/源之間的連接區(qū)域進(jìn)行摻雜之后的剖面圖。在刻蝕多晶硅層之后，對在重?fù)诫s區(qū)域和溝道之間的區(qū)域進(jìn)行摻雜，在源和溝道以及漏和溝道之間形成低導(dǎo)電率的路徑。這些區(qū)域被稱之為連接區(qū)域1620和1622(參見圖16a)以及1652和1654(參見圖16b)。圖16a進(jìn)一步還顯示用于pJFET的連接區(qū)域的形成。在這一步驟中，包含nJFET的晶片部分采用光刻膠1610涂覆，同時(shí)可以采用諸如離子注入或者等離子體浸漬注入之類的適當(dāng)摻雜工藝對pJFET的連接區(qū)域1620和1622進(jìn)行摻雜。連接區(qū)域形成獨(dú)立于相鄰源和漏區(qū)域的結(jié)深度，并且設(shè)計(jì)成能夠提供在源/漏和溝道之間的非常低電阻率的連接。圖16b是硅晶片在摻雜了n溝道JFET的柵極和漏/源之間的連接區(qū)域之后的剖面圖。目標(biāo)1650是光刻膠，它覆蓋著包含pJFET且阻止雜質(zhì)注入的區(qū)域。在硅中的區(qū)域1652和1654都是采用n型雜質(zhì)注入所形成的連接區(qū)域。在離子注入之后，采用快速熱退火工藝來激活雜質(zhì)。還進(jìn)行氧化步驟，氧化的溫度在攝氏700至900度的范圍內(nèi)，持續(xù)時(shí)間在10秒和20分鐘之間，用于氧化在刻蝕過程中被損傷的硅的區(qū)域。圖17顯示了硅晶片在采用諸如二氧化硅之類的絕緣材料填充了在多晶硅模塊19之間的間隙并隨后使用諸如化學(xué)機(jī)械拋光的方法進(jìn)行處理從而提供與多晶硅層相同水平的近似平面表面之后的剖面。采用化學(xué)蒸發(fā)沉積或者等離子體輔助化學(xué)蒸發(fā)沉積的方法沉積二氧化硅來填充在多晶硅模塊之間的絕緣材料的技術(shù)是半導(dǎo)體制造中廣泛使用的技術(shù)之一。這種工藝方法之一是采用通過硅脘和氣相的氧之間的低溫等離子體激勵(lì)反應(yīng)來沉積氧化物。最后去除保護(hù)層1410，暴露出裸露的多晶硅表面。圖18是硅晶片在形成外延多晶硅表面上的自對準(zhǔn)硅化物之后的剖面圖。在多晶硅表面上沉積一層金屬，例如，鎳、鈷、鈦、鉑、鈀、或者其它難熔的金屬，并且進(jìn)行退火，使得多晶硅的暴露區(qū)域與金屬層形成二價(jià)化合物，稱之為"金屬硅化物"。金屬硅化物是非常高導(dǎo)電率的物質(zhì)。在多晶硅的自動(dòng)清潔表面上沉積金屬的典型厚度是在50埃和1000埃之間。在快速退火爐中加熱晶片，溫度在攝氏200度和800度之間，持續(xù)時(shí)間周期在10秒和30分鐘之間，從而在金屬與硅或者多晶硅層接觸的地方選擇性形成硅化物。在進(jìn)行了金屬層和硅之間的反應(yīng)之后，釆用化學(xué)刻蝕工藝從晶片上去除剩余的金屬，這一工藝不會(huì)影響硅化物層。使用合適的溶劑選擇性刻蝕掉未反應(yīng)的金屬，僅僅只留下在曝光的硅和多晶硅區(qū)域1801上的金屬硅化物。對于鈦和鈷而言，可以使用過氧化氫和氫氧化銨混合物，盡管在高于室溫的溫度下也能夠使用，但其兩者在室溫下比率為1:0.1至1:10較為合適。于是，在多晶硅上形成自對準(zhǔn)的硅化物層。圖18顯示了器件在多晶硅的源、漏、柵極和阱帶端點(diǎn)上形成硅化物之后的剖面圖。這一多晶硅層也用于局部的互連，從而將硅化的n型多晶硅和p型多晶硅的區(qū)域用于形成歐姆接觸。下一工藝步驟包括沉積介質(zhì)(氧化物)層、刻蝕在氧化層中的接觸孔，和形成用于源、漏、柵極和阱帶端點(diǎn)的接觸孔，并且繼續(xù)在半導(dǎo)體芯片形成中所熟知的常規(guī)金屬互連形成工藝。圖19顯示了晶片在沉積介質(zhì)和刻蝕接觸孔之后的剖面圖。圖20顯示金屬的沉積和刻蝕。這一工藝適應(yīng)于將MOS晶體管與JFET—起制作。這種適用性的應(yīng)用之一包括芯片上的CMOS兼容I/O。接著，討論制作MOS晶體管的工藝。圖21顯示了硅晶片在形成用于JFET和MOSFET的n阱和p阱之后的剖面圖。也完成用于MOSFET的閾值(Vt)調(diào)整注入。另外，也完成用于JFET的溝道區(qū)域的形成。在晶片上生長一層?xùn)艠O介質(zhì)(氧化物或者氮氧化物)。從晶片上刻蝕掉這層氧化物，除了在MOSFET柵極周圍區(qū)域內(nèi)的氧化層。這層氧化層以目標(biāo)2110為標(biāo)記。在本發(fā)明的另一替代實(shí)施例中，在生長氧化層之后，立即在柵極介質(zhì)的頂面上沉積一層薄的非晶硅。這一非晶硅層的厚度足以防止在后續(xù)光掩膜和刻蝕步驟中對下層?xùn)艠O介質(zhì)的損傷。該非晶硅層的較佳厚度是在10埃和5000埃之間。在本發(fā)明的另一替代實(shí)施例中，首先形成一層氧化層，并隨后形成用于JFET的溝道。接著，圖22顯示了在晶片上沉積一層多晶硅。多晶硅層被一層氧化物保護(hù)層所覆蓋著，標(biāo)記為2220。采用光刻來定義晶片上的一些區(qū)域，從晶片選擇性地去除一層光刻膠并且采用n型和p型雜質(zhì)注入暴露的區(qū)域。該圖顯示了具有選擇性摻雜區(qū)域的多晶硅層。區(qū)域2210是摻雜的p型，區(qū)域2212是摻雜的n型，區(qū)域2214是摻雜的p型，以及區(qū)域2216是摻雜的n型。用于摻雜這些區(qū)域的參數(shù)與圖13所討論的參數(shù)相同。下一步驟是定義在多晶硅上的柵極和其余電極，正如圖23所示。這是通過首先在光刻膠層2330上定義圖形來完成的。接著，使用光刻膠層作為掩膜，刻蝕多晶硅層來定義電極。區(qū)域2310形成NMOS的阱帶，區(qū)域2312形成NMOS的源，區(qū)域2314形成NMOS的柵極，區(qū)域2316形成NMOS的漏，區(qū)域2324形成PMOS的源，區(qū)域2322形成PMOS的漏，區(qū)域2320形成PMOS的漏的漏區(qū)域，以及區(qū)域2326形成用于PMOS的阱帶。在刻蝕多晶硅層之后，進(jìn)行一個(gè)較短的氧化周期，以便在硅的表面上形成氧化，其氧化的厚度在20埃和500埃之間。還進(jìn)行另外的加熱周期，用于使雜質(zhì)擴(kuò)散到硅中，形成在漏、源和阱帶區(qū)域中的多晶硅，同時(shí)控制雜質(zhì)從多晶硅擴(kuò)散到柵極介質(zhì)和擴(kuò)散到溝道區(qū)域。圖24顯示了采用離子注入形成在源、漏和溝道區(qū)域之間的連接。對于NMOS，采用n型雜質(zhì)離子注入來形成在漏和溝道以及源和溝道之間的連接，并分別標(biāo)記為2410和2412。對于PMOS，采用p型雜質(zhì)離子注入來形成在源和溝道以及漏和溝道之間的連接，并分別標(biāo)記為2420和2422。進(jìn)行快速熱退火來激活雜質(zhì)。晶片的剖面非常類似于圖17所示的剖面。晶片采用圖17至圖20所描述的方法來處理。圖25顯示了用于在同一晶片上形成JFET和MOSFET的完整流程。采用這一方法來制造MOS晶體管可以具有勝于構(gòu)建MOS晶體管的一些熟知方法的優(yōu)點(diǎn)，正如本文所討論的熟知的MOS晶體管具有用于將重?fù)诫s的源/漏區(qū)域與柵極相分割的間隔。間隔的尺寸取決于垂直多晶硅尺寸和其它處理參數(shù)，并且不是橫向縮放。MOS晶體管的目前實(shí)施例使用光刻將源/漏和柵極區(qū)域相分割，使得這一結(jié)構(gòu)能夠橫向縮放。熟知的MOS晶體管在間隔之下具有輕摻雜的源和漏區(qū)域，間隔限制了源的注入效率或者晶體管能夠控制的最大電流。MOS晶體管的目前實(shí)施例使用連接區(qū)域作為源和漏的結(jié)并且它允許這一區(qū)域的摻雜可以單獨(dú)控制。熟知的MOS晶體管具有對稱的源和漏區(qū)域。該實(shí)施例允許通過將源和漏的多晶硅觸點(diǎn)與柵極非對稱隔開，從而形成非對稱的源和漏的結(jié)。熟知的MOS晶體管具有連接著源/漏以及柵極端點(diǎn)的可變觸點(diǎn)深度；連接著源/漏端點(diǎn)的觸點(diǎn)直接連接著硅，而連接著柵極端點(diǎn)的觸點(diǎn)直接連接著多晶硅，這就會(huì)高出源/漏結(jié)。MOS晶體管的這一實(shí)施例將所有的接觸孔刻蝕到多晶硅，使得所有孔的深度都是相同的。熟知的MOS晶體管折衷短溝道的性能，因?yàn)槭艿綔\薄的源/漏結(jié)以及在這些結(jié)頂面上的硅化物形成的限制。MOS晶體管的這一實(shí)施例通過在所有結(jié)的多晶硅頂面上放置硅化物來取消這一限制。同樣，通過從多晶硅擴(kuò)散雜質(zhì)來形成硅中的淺薄的源/漏結(jié)，這是一個(gè)緩慢的并且更容易控制的工藝。這一構(gòu)建JFET和MOSFET的方法允許在刻蝕接觸孔之前存在著平面的表面。這也確保了去除的多晶硅數(shù)量是限制的，這在獲得均勻等離子體刻蝕中十分重要。眾所周知，在硅晶片上的多晶硅圖形的密度中的變化是造成多晶硅刻蝕速率變化的原因。在這種方法中，這一問題被多晶硅的圖形要比常規(guī)工藝技術(shù)中的圖形密度高得多的事實(shí)所克服。另外，連接著各個(gè)結(jié)的觸點(diǎn)被多晶硅層隔開，這就使得它能夠極其方便地形成淺薄的源和漏的結(jié)。參照圖26至30進(jìn)一步說明圖25所示的步驟。圖26顯示了硅晶片在形成絕緣區(qū)域(2610)、標(biāo)記為2601用于形成NMOS晶體管的p阱，以及標(biāo)記為2602用于形成JFET的另一p阱之后的剖面圖。也形成用于形成PMOS晶體管和pJFET的對應(yīng)阱結(jié)構(gòu)，但是這里為了簡潔而省略。在用于MOS晶體管的硅中進(jìn)行Vt調(diào)整注入之后，在整個(gè)晶片上進(jìn)行柵極氧化并且在晶片上生長適當(dāng)厚度的柵極介質(zhì)層，其厚度范圍在10埃和100埃之間。該圖顯示了氧化層2620。在本發(fā)明的另一替代實(shí)施例中，柵極介質(zhì)是由高介電常數(shù)材料所制成的，例如，業(yè)內(nèi)熟練技術(shù)人士所熟知的硅化鉿和其它類似材料。圖27顯示了在進(jìn)行了下列步驟之后的晶片剖面。首先，采用濕法刻蝕或者諸如等離子體選擇性刻蝕之類的適用技術(shù)，從將要形成JFET溝道的區(qū)域去除柵極介質(zhì)。接著，采用離子注入方法形成JFET溝道，標(biāo)記為2710。在形成溝道之后，在晶片上沉積一層多晶體材料，標(biāo)記為2720。JFET和MOS晶體管的柵極介質(zhì)都采用合適的雜質(zhì)注入。NMOS晶體管和pJFET的柵極區(qū)域是采用砷、磷或銻的重n型摻雜。PMOS晶體管和nJFET的柵極電極區(qū)域是采用p型雜質(zhì)(即，硼)注入。柵極電極區(qū)域采用范圍在1X10"/cm2至lX1016/cm2的雜質(zhì)重劑量注入。本發(fā)明的另一替代實(shí)施例包括用于形成MOS和JFET晶體管的柵極電極區(qū)域的多個(gè)注入步驟。加熱晶片，使得雜質(zhì)散布到整個(gè)多晶硅層中。在晶片上設(shè)置光掩膜并且刻蝕多晶硅層，從而定義晶體管的柵極電極，正如圖28所示。目標(biāo)2810形成了NMOS晶體管的柵極，而目標(biāo)2820形成了nJFET晶體管的柵極電極。NMOS晶體管的柵極是采用n型多晶硅所制成的，而nJFET的柵極是采用p型多晶硅所制成的。在定義了柵極之后，進(jìn)行一個(gè)短的氧化周期，去除多晶硅表面上的損傷。接著，沉積氧化層和氮化層并進(jìn)行各向異性刻蝕，從而形成靠近柵極電極的間隔。在間隔形成結(jié)束時(shí)，晶片的剖面顯示了柵極電極被兩側(cè)的間隔所包圍著。標(biāo)記為2830的目標(biāo)是包圍著柵極的間隔。這里，應(yīng)該注意的是，在nJFET島(目標(biāo)2602)上多晶硅下面沒有一層氧化層來阻止刻蝕。所以多晶硅刻蝕工藝必須非常小心地進(jìn)行，從而不要過分刻蝕多晶硅和刻蝕到硅。防止過分刻蝕多晶硅的工藝步驟已經(jīng)在本申請的前述部分中作了描述。圖29顯示了硅晶片在形成用于MOS和JFET晶體管的源和漏區(qū)域之后的剖面。工藝步驟包括形成用于NMOS晶體管的輕摻雜漏(LDD)區(qū)域。這是通過在NMOS區(qū)域2601中的n型雜質(zhì)的選擇性離子注入來完成的。這一步驟還伴隨著相反極性(p型)雜質(zhì)的注入，用于防止漏和源的耗盡區(qū)域的相互接觸，從而產(chǎn)生稱之為"穿孔"的現(xiàn)象。這一步驟也被稱之為"防穿孔"注入。LDD和防穿孔注入是在晶片上以最佳垂直至偏離垂直傾斜60%的入射角來進(jìn)行的。在圖29中，將這些區(qū)域標(biāo)記為2910。類似的工藝用于創(chuàng)建在JFET的溝道和源和漏區(qū)域之間的低電阻區(qū)域(連接)。該連接形成在JFET的柵極附近，標(biāo)記為目標(biāo)2920。用于NMSO和nJFET晶體管的源和漏區(qū)域是采用n型雜質(zhì)的離子注入方法形成的。形成用于NMOS的源和漏端點(diǎn)的n型離子注入是良好確定的工藝。對于nJFET而言，源和漏的摻雜類型不同于柵極的摻雜類型。源和漏的注入?yún)?shù)是可以調(diào)整的，從而確保用于形成這些端點(diǎn)的n型雜質(zhì)不會(huì)改變柵極區(qū)域的極性。通過采用n或p型雜質(zhì)以劑量為lX10"/cn^至lX10"/ci^注入，將JFET的柵極摻雜維持在高的水平上。注入的能量可以根據(jù)多晶硅的厚度來選擇，JFET的源和漏的摻雜可以保持低于柵極的摻雜，以便于確保不會(huì)發(fā)生柵極摻雜的反型。NMOS晶體管的源和漏區(qū)域分別標(biāo)記為2950和2952，JFET的源和漏區(qū)域分別標(biāo)記為2954和2956。圖30a顯示了硅晶片在形成接觸孔和金屬連接之后的剖面。緊跟著源和漏的形成，通過沉積一層金屬(例如，鈷、鎳、鈦、鉑，等等)來實(shí)現(xiàn)自對準(zhǔn)硅化物的形成，并且加熱晶片從而允許金屬與暴露的硅表面進(jìn)行反應(yīng)，形成硅化化合物。采用濕化學(xué)刻蝕方法清洗掉未使用的金屬。接著，在低于攝氏600度的溫度下沉積一層氧化層，作為介質(zhì)層覆蓋著整個(gè)晶片，正如圖30a所示?？涛g在介質(zhì)層中的接觸孔。金屬合金可以單層或者多層的方式沉積在晶片上，并且可以采用光刻工藝進(jìn)行圖形化，隨著通過金屬層的刻蝕來形成晶體管的互連，以目標(biāo)3020表示。NMOS和nJFET的布局如圖30b所示。NMOS晶體管的源、漏和柵極區(qū)域被分別標(biāo)記為3051、3050和3054。它們各自的接觸孔被分別標(biāo)記為3060、3061和3064。同樣，nJFET的源、漏和柵極區(qū)域被分別標(biāo)記為3052、3053和3055，以及它們接觸孔被分別標(biāo)記為3062、3063和3065。典型實(shí)施例提供了本文所討論的眾多優(yōu)點(diǎn)。例如，根據(jù)典型實(shí)施例能夠獲得與MOS的兼容性。以下顯示了NFET和NMOS的典型比較。對于MOS而言，這是基于10埃厚的T。x;而對于JFET(具有對應(yīng)溝道摻雜1X10"/ci^而言，這是基于720埃厚的Tdepleti。n。這將在輸入電容和相關(guān)的性能指標(biāo)方面產(chǎn)生顯著的差異，如表1所示。表1<table>tableseeoriginaldocumentpage24</column></row><table>1/2CV2(W)8.10E-187.77E-16柵極區(qū)域能夠具有從柵極電極區(qū)域摻雜的雜質(zhì)濃度。與制造MOS結(jié)構(gòu)相比較，JFET結(jié)構(gòu)可以采用更少的工藝步驟來制造。除了柵極介質(zhì)的消除之外，JFET中的柵極可以采用從多晶硅擴(kuò)散雜質(zhì)的方法來制造。使用單一的關(guān)鍵掩模步驟和簡化的接觸孔刻蝕工藝(例如，向下滴落到相同高度)，就能夠減小工藝的復(fù)雜性。此外，為CMOS所開發(fā)的電子遷移率增強(qiáng)技術(shù)(例如，形變晶格)可以應(yīng)用于本文所討論的JFET器件。在典型實(shí)施例中，在第二電壓的施加期間內(nèi)，耗盡層的厚度可以在大約100埃至大約3000埃之間。柵極區(qū)域可以具有大約45nm的線寬。在典型實(shí)施例中，第一JFET可以構(gòu)成在靠近第二JFET的位置上，其中，第一JFET的溝道區(qū)域是n型，而第二JFET的溝道區(qū)域是p型。圖31是一個(gè)典型的互補(bǔ)FET(CFET)，它是由圖3a和圖5所先前討論和具體顯示的兩個(gè)靠近的JFET所制成的。圖31圖示說明了兩個(gè)相互靠近的器件JFET器件，其中一個(gè)器件具有n型溝道而另一個(gè)器件具有p型溝道。目前，各種不同的器件利用CMOS技術(shù)，例如，靜態(tài)邏輯門、動(dòng)態(tài)邏輯門、傳遞邏輯門和存儲(chǔ)器。這些器件都可以使用本文所討論的組合JFET技術(shù)來制造。JFET可以組合到任意數(shù)量的電路和/或器件中，包括但并不限制于諸如SRAM之類的存儲(chǔ)器件。圖32顯示了一個(gè)等效電路，可用于實(shí)現(xiàn)與使用JFET晶體管構(gòu)建典型轉(zhuǎn)發(fā)器插入有關(guān)的延遲傳輸延遲的建模，正如H.B.Bakoglu(參見H.B.Bakoglu,Ph.D.Dissertation,StanfordUniversity1986,pp,43-46)。一般來說，與JFET的CMOS配對相比較，具有較小結(jié)電容的JFET器件可以減小傳輸延遲。傳輸延遲Td可以使用下列公式來計(jì)算7V=ik[2.3^(^+AC。)+^(^+2.3AC0)]A炎AA:通過設(shè)置dTd/h=0和dTd/dK=0，產(chǎn)生:1>=Co財(cái)f.VioCo換句話說，CFET的R。C。數(shù)值呈現(xiàn)出大約10倍下降或者傳輸延遲的大約3倍下降。圖33和34圖示說明了CFET和CMOS器件的傳輸延遲(以秒為單位)以線段數(shù)量K和緩沖部分為函數(shù)。此外，假定并且將k和h的表達(dá)式替代到表述功率的表達(dá)式中，得到:于是，在k和h的最佳數(shù)值上，功率僅僅只是Ciw的函數(shù)。換句話說，功率與C。無關(guān)。H.B.Bakoglu也討論了上述表達(dá)式(參見H.B.Bakoglu,Ph.D.Dissertation,StanfordUniversity1986，pp,43-46)，通過原文的引用合并與此。下列表格說明了適用于在圖32所示的典型轉(zhuǎn)發(fā)器的CFET器件的典型參數(shù)以及CMOS器件的典型參數(shù)。45nm技術(shù)節(jié)點(diǎn)CFETCMOS全球引線長度(cm)1IRint(Q)1.11E+041:1IE頓Cint(pF)1,5"121.57E>12RO-驅(qū)動(dòng)器阻抗(Q-nnO5.38E+023.14E+02CG-驅(qū)動(dòng)器輸入電容1.55E-156.4SE-17b-最佳緩沖寬度化m)34.35.3k_最佳段數(shù)466.8124.8VDD(V)0.51在另一替代實(shí)施例中，在多個(gè)JFET器件構(gòu)成轉(zhuǎn)發(fā)器鏈路的情況下，傳輸延遲反比于在所需鏈路中的器件數(shù)量。在一個(gè)實(shí)例中，傳輸延遲可以小于20ns。這一特性可以圖33的圖形加以說明。在本文所討論的JFET器件的另一替代實(shí)施例中，溝道區(qū)域可以包括至少一層應(yīng)變材料。例如，應(yīng)變材料可以是形變硅。半導(dǎo)體基片可以是Si、GaAs、InP、或者其它III-V族材料中的至少一種材料所制成。與它的NMOS配對器件相比較，本文所討論的NFET器件的優(yōu)點(diǎn)可以減小泄漏電流，正如圖35和36所圖示說明的那樣?？偟男孤╇娏魇窍铝蟹至恐蛠嗛撝惦娏?Isub)、柵極電流(Ig)和結(jié)隧道電流(It)。本文所討論的晶體管可以是，例如，適用于具有下列典型性能指標(biāo)的下一代電話/PDA手機(jī)。功率二0.1W(空閑)/5W(激活)芯片面積=1cm2門數(shù)二100M時(shí)鐘=1GHz任何時(shí)刻，10%的門是激活的每個(gè)門的功率二500nW50%的功率作為激活的功率被耗散激活的功率二250nW二V2CV2采用CMOS器件的手機(jī)制造包含下列典型特性Vdd=1.0V，C二0.5fF/柵極和CM=1.5fFm(現(xiàn)有技術(shù))。相比之下，采用CFET器件的手機(jī)的典型制造可以采用下列典型特性來實(shí)現(xiàn)Vdd=0.5V，C二2.0fF/柵極和C柵極-0.06fF/pm(現(xiàn)有技術(shù))。以下說明了下一代手機(jī)的典型參數(shù)芯片面積=1112門數(shù)二100M時(shí)鐘=1GHz任何時(shí)刻，10%的門是激活的一激活的功率二'^CV2'^J^^a，，f是時(shí)鐘頻率，N是門的總數(shù)，a是激活因子Ctotri/門=3*co+8*H*cint一H是單元高度(=20F，特征大小)一Co是輸入門電容—Cint是引線電容/微米(0.15Ff/^im)本文所討論的采用JFET晶體管所構(gòu)成的IOOM柵極可以占據(jù)1cii^，而1個(gè)柵極占據(jù)llim2，特征尺寸二0.045nm和單元高度H二22F。應(yīng)用這些參數(shù)，CMOS芯片采用Vdd=1.0V，Ct。tal=4.79ff消耗功率為24.0W。相比之下，本文所討論的JFET芯片采用Vdd=0.5V，Ct。tal=1.63fF消耗功率為2.0W或者在功率消耗方面呈現(xiàn)出IO倍的減小。這一優(yōu)良的特性能夠?qū)崿F(xiàn)較低的功耗和低的芯片/封裝溫度效應(yīng)，和低的泄漏。正如圖37和38所圖示說明的那樣，對于CMOS而言，重要聚焦是在強(qiáng)調(diào)性能的器件制造，同時(shí)面積最小化而不是功耗。然而，JFET器件主要聚焦包括低功耗，同時(shí)強(qiáng)調(diào)性能和面積的最小化。業(yè)內(nèi)熟練的技術(shù)人士應(yīng)該意識(shí)到，本發(fā)明可以在不背離其精神或基本特性的條件下嵌入在其它特殊的形式中。因此，現(xiàn)在披露的實(shí)施例應(yīng)認(rèn)為是對各個(gè)方面所進(jìn)行說明并非是限制。本發(fā)明的范圍應(yīng)由所附的權(quán)利要求書所指定，而不是上述說明，并且包含在其含義和范圍以及等效范圍內(nèi)的所有變化。權(quán)利要求1.一種適用于使用具有小線寬的一對互補(bǔ)結(jié)型場效應(yīng)晶體管(CJFET)的反相器的方法，所述方法包括步驟使用于所述CJFET反相器的輸入電容小于類似線寬的CMOS反相器的相應(yīng)輸入電容；在其數(shù)值小于正向偏置二極管兩端電壓降的電源處工作；具有相比于所述CMOS反相器減小的開關(guān)功率；以及，具有至少與所述CMOS反相器的相應(yīng)延遲可比的、用于所述CJFET的傳輸延遲。2.如權(quán)利要求l所述的方法，其特征在于，與所述CMOS反相器相比較，所述CJFET反相器較少受各種電性能下降機(jī)制的影響。3.如權(quán)利要求2所述的方法，其特征在于，所述各種電性能下降機(jī)制包括柵極氧化層退化。4.如權(quán)利要求2所述的方法，其特征在于，其特征在于，所述各種電性能下降機(jī)制包括靜電放電現(xiàn)象。5.如權(quán)利要求l所述的方法，其特征在于，所述小線寬小于100nm。6.如權(quán)利要求l所述的方法，其特征在于，所述小線寬小于45nm。7.如權(quán)利要求6所述的方法，其特征在于，相比于采用常規(guī)柵極電介質(zhì)所構(gòu)建的所述CMOD反相器的相應(yīng)柵極電流，所述CJFET反相器具有更小的柵極電流。8.如權(quán)利要求7所述的方法，其特征在于，所述較小的CJFET柵極電流比相應(yīng)的CMOS電流要低不止十倍。9.如權(quán)利要求l所述的方法，其特征在于，所述電源約為0.5V或更小。10.如權(quán)利要求1所述的方法，其特征在于，所述傳輸延遲至少與所述CMOS反相器的相應(yīng)延遲可比。11.如權(quán)利要求l所述的方法，其特征在于，所述CJFET反相器還包括第一結(jié)型場效應(yīng)晶體管(JFET1)，它靠近在同一半導(dǎo)體基片上的第二結(jié)型場效應(yīng)晶體管(JFET2);其中，所述JFET1具有n型溝道區(qū)域，而所述JFET2具有p型溝道區(qū)域。12.如權(quán)利要求ll所述的方法，其特征在于，所述JFETl形成于p型阱區(qū)域內(nèi)，而所述JFET2形成于n型阱區(qū)域內(nèi)。13.如權(quán)利要求12所述的方法，其特征在于，所述p型和n型阱區(qū)域都被嵌入到所述同一半導(dǎo)體基片中。14.如權(quán)利要求13所述的方法，其特征在于，所述n型阱區(qū)域還被嵌入到所述p型阱區(qū)域內(nèi)。15.如權(quán)利要求14所述的方法，其特征在于，所述JFET1和所述JFET2各自還包括處在相應(yīng)JFET晶體管的適當(dāng)?shù)脑礃O和漏極區(qū)域之間的柵極區(qū)域；以及所有的阱、柵極、源極和漏極區(qū)域都被嵌入到所述同一半導(dǎo)體基片內(nèi)。全文摘要提供了一種適用于使用具有相同線寬的一對互補(bǔ)結(jié)型場效應(yīng)晶體管(CJFET)的反相器的方法。該方法包括具有用于所述CJFET反相器的輸入電容小于類似線寬的CMOS反相器的對應(yīng)輸入電容。CJFET采用小于正向偏置二極管兩端電壓降的數(shù)值的電源工作；從而具有相比于所述CMOS反相器減小的開關(guān)功率；以及具有至少與所述CMOS反相器的對應(yīng)延遲相比擬的用于所述CJFET的傳輸延遲。文檔編號(hào)H03K19/0175GK101326719SQ200680046380公開日2008年12月17日申請日期2006年12月7日優(yōu)先權(quán)日2005年12月7日發(fā)明者A·K·卡波申請人:Dsm解決方案股份有限公司