專利名稱：數(shù)模轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一組電阻串并混合數(shù)模(下文中稱為“D/A”)轉(zhuǎn)換器。
背景技術(shù)：
在電阻串D/A轉(zhuǎn)換器中，具有相同電阻值的電阻彼此串聯(lián)連接，選擇地輸出電阻之間各結(jié)點(diǎn)的電壓作為相應(yīng)于各轉(zhuǎn)換數(shù)據(jù)的模擬電壓。因此，為了轉(zhuǎn)換具有更大比特?cái)?shù)的數(shù)據(jù)，要求D/A轉(zhuǎn)換器具有更多數(shù)量的電阻。電阻數(shù)W與D/A轉(zhuǎn)換器的比特?cái)?shù)n之間的關(guān)系是W＝2n，可見每提高1比特的轉(zhuǎn)換精度，電阻數(shù)量就必須加倍，若電阻阻值不變，則每增加一比特的轉(zhuǎn)換精度，轉(zhuǎn)換速度就會(huì)降低一半。這是很不希望的，尤其是在半導(dǎo)體集成電路的基片面積中形成這種類型的D/A轉(zhuǎn)換器時(shí)，由于轉(zhuǎn)換器的電阻占據(jù)基片的面積大，且取決于數(shù)據(jù)的比特?cái)?shù)，所以不可能形成很高精度的D/A轉(zhuǎn)換器。
本發(fā)明就是為了解決這個(gè)問題而提出的，通過變換電阻的串聯(lián)結(jié)構(gòu)為串并聯(lián)混合結(jié)構(gòu)，在保持精度不變的情況下，大大減少電阻數(shù)，從而利于在半導(dǎo)體集成電路的基片上實(shí)現(xiàn)。
在文獻(xiàn)“A 14Bit Monolithic NMOS D/A Converter”，by H.V.Post andK.Schoppe，IEEE JSSC，Vol.SC-18，pp.297-302，June 1983中描述了一種減小電阻數(shù)量以提高轉(zhuǎn)換精度的方法，如圖1所示，該電路采用兩級(jí)梯形電阻結(jié)構(gòu)，前級(jí)為j比特的高位，后級(jí)為k比特的低位，轉(zhuǎn)換器的精度為m＝k+j，當(dāng)k＝j(luò)時(shí)，電阻數(shù)量為2m/2。該結(jié)構(gòu)存在一些缺點(diǎn)1、作為多路選擇器的MOS管開關(guān)具有有限數(shù)值的“開”態(tài)電阻，引入差分非線性；2、作為第二級(jí)梯形結(jié)構(gòu)的電阻值必須遠(yuǎn)遠(yuǎn)大于第一級(jí)電阻值，以避免引入較大的差分非線性；3、兩級(jí)梯形電阻結(jié)構(gòu)以及較大的第二級(jí)梯形結(jié)構(gòu)的電阻值會(huì)引入較大的建立時(shí)間，降低轉(zhuǎn)換頻率。
在文獻(xiàn)“An 8-MHz CMOS Subranging 8-Bit A/D Converter”，by A.G.DIngwall and V.Zazzu，IEEE J.Solid-State Circuits，vol.SC-25，pp.1138-1143，Dec.1985和文獻(xiàn)“A 10-Bit 50-MHz CMOS D/A Converterwith 75Ω Buffer”，by M.J.M.Pelgrom，IEEE J.Solid-State Circuits，vol.SC-25，pp.1347-1352 Dec.1990中報(bào)道了相互嚙合(Intermeshed)的梯形電阻(Resistor-Ladder)的數(shù)模轉(zhuǎn)換器結(jié)構(gòu)。該結(jié)構(gòu)克服了前面這種結(jié)構(gòu)的弱點(diǎn)，但它們本身的缺點(diǎn)就是電阻數(shù)目并沒有減少，轉(zhuǎn)換器的電阻占據(jù)基片的面積大，成本高，也不可能形成很高精度的D/A轉(zhuǎn)換器。

發(fā)明內(nèi)容
本發(fā)明就是為了解決前述兩個(gè)問題而提出的，本發(fā)明采用復(fù)合電阻結(jié)構(gòu)，在減少電阻數(shù)目的同時(shí)，提高D/A轉(zhuǎn)換速度和精度。
本發(fā)明中，精度為n位的數(shù)模轉(zhuǎn)換器由三個(gè)部分組成一、電阻串參考電壓模塊；二、解碼器；三、多權(quán)電路綜合器。整個(gè)數(shù)模轉(zhuǎn)換器結(jié)構(gòu)如圖2所示。電阻串參考電壓模塊又由三個(gè)模塊組成，即由高m位、中間k位、和低j位組成(即n＝m+k+j)，其中高m位模塊由2m個(gè)電阻串聯(lián)形成分壓結(jié)構(gòu)；中間k位模塊由k+k1個(gè)電阻通過并串聯(lián)形成分壓結(jié)構(gòu)，即電阻串聯(lián)、電阻并聯(lián)、形成R-2R結(jié)構(gòu)等，組合成電阻參考電壓模塊；k1的值由電阻通過并串聯(lián)形成的分壓結(jié)構(gòu)決定，圖3a、圖3b、圖3c等是這些分壓結(jié)構(gòu)的部分應(yīng)用例子示意圖；低j位模塊由2j個(gè)電阻串聯(lián)形成分壓結(jié)構(gòu)。
高m位的分壓由2m/2個(gè)行和2m/2個(gè)列組成的開關(guān)陣列形成多選一的分壓輸出結(jié)構(gòu)，如圖4所示；低j位的分壓由2j/2個(gè)行和2j/2個(gè)列組成的開關(guān)陣列形成多選一的分壓輸出結(jié)構(gòu)；中間k位則每一位對(duì)應(yīng)一個(gè)節(jié)點(diǎn)電壓，在輸入數(shù)據(jù)經(jīng)過解碼控制后輸出，如圖3a、圖3b、圖3c等所示。這些經(jīng)過同一個(gè)分壓輸出結(jié)構(gòu)的電壓的權(quán)重是相同的，由相應(yīng)的高m位和低j位的權(quán)重決定；中間k位每一位對(duì)應(yīng)的一個(gè)節(jié)點(diǎn)電壓權(quán)重是各不相同的。多權(quán)電路綜合器根據(jù)權(quán)重的差別，組合這些電壓輸出，再生了相應(yīng)的模擬信號(hào)。
多權(quán)電路綜合器首先使每個(gè)電壓輸出通過一個(gè)單位增益跟隨器，將電壓信號(hào)緩沖驅(qū)動(dòng)輸出給下一級(jí)。下一級(jí)再經(jīng)過模擬輸出信號(hào)的相應(yīng)權(quán)重的加減法運(yùn)算，得到最終的模擬輸出電壓。模擬輸出信號(hào)的加減法運(yùn)算與中間k位模塊的電阻分壓結(jié)構(gòu)密切相關(guān)，圖5a、圖5b、圖5等是模擬輸出信號(hào)的加減法運(yùn)算電路結(jié)構(gòu)與圖3a、圖3b、圖3c等對(duì)應(yīng)的部分應(yīng)用例子示意圖。
對(duì)于n位(n＝m+k+j)的DAC，本發(fā)明結(jié)構(gòu)的總電阻數(shù)為2m+2j+x，其中x≤2k，遠(yuǎn)遠(yuǎn)小于2m+k+j。電阻數(shù)量大量減少，利于在集成電路基片上實(shí)現(xiàn)。同時(shí)由于電阻數(shù)目減少，整個(gè)電阻網(wǎng)絡(luò)的等效電阻值也大大減小。對(duì)于由RC延遲時(shí)間起主要作用的DAC轉(zhuǎn)換器建立時(shí)間大大縮短。從而在實(shí)現(xiàn)高精度的同時(shí)，獲得很高的轉(zhuǎn)換速度。


參照附圖會(huì)更好地理解下面公開的本發(fā)明，其中圖1文獻(xiàn)“A 14Bit Monolithic NMOS D/A Converter”中描述的D/A轉(zhuǎn)換器電路方框2為顯示本發(fā)明整個(gè)數(shù)模轉(zhuǎn)換器結(jié)構(gòu)3a、圖3b、圖3c為中間k位模塊本通過各種并串聯(lián)形成分壓結(jié)構(gòu)的部分應(yīng)用例子示意4為顯示本發(fā)明數(shù)模轉(zhuǎn)換器高m位的分壓由2m/2個(gè)行和2m/2個(gè)列組成的開關(guān)陣列形成多選一的分壓輸出結(jié)構(gòu)5a、圖5b、圖5c等是模擬輸出信號(hào)的加減法運(yùn)算電路結(jié)構(gòu)6為顯示本發(fā)明實(shí)際應(yīng)用電路形式之一的D/A轉(zhuǎn)換器的電路方框7為顯示本發(fā)明實(shí)際應(yīng)用電路形式之二的D/A轉(zhuǎn)換器的電路方框8為顯示本發(fā)明多個(gè)所述的D/A復(fù)用后整個(gè)多通道數(shù)模轉(zhuǎn)換器的結(jié)構(gòu)方框圖具體實(shí)施方式
實(shí)際應(yīng)用電路形式之一如圖6所示，其中Vref+和Vref-設(shè)定了參考電壓的量程范圍，即Vref+-Vref-。Vm1，Vm2，...，VmW組成了高m位的W＝2m個(gè)參考電壓，在此之中的每個(gè)電阻R兩端之間的電壓決定了低(K+j)位的滿量程電壓值。開關(guān)Km1，Km2，...，KmW和模擬運(yùn)算放大器組成了多選一的多路選擇器和驅(qū)動(dòng)電路。
中間K位的整個(gè)參考電壓取在高m位的任一個(gè)電阻R兩端之間，或者在高m位的產(chǎn)生參考電壓的電阻串上增加一個(gè)電阻Rp，中間K位的整個(gè)參考電壓取在這個(gè)電阻Rp兩端之間。Rp取值大小必須滿足一定的條件，即Rp與接在其兩端的中間K位的整個(gè)參考電壓產(chǎn)生電路的電阻網(wǎng)絡(luò)形成的等效電阻值與產(chǎn)生高m位的參考電壓的任一個(gè)電阻R值相等。當(dāng)中間K位的整個(gè)參考電壓取在高m位的某一個(gè)電阻兩端之間時(shí)，這個(gè)電阻取值大小必須滿足與上述Rp相同的條件。
VK0，VK1，...，VKK的兩電壓之間設(shè)定了中間K位的相應(yīng)位的權(quán)電壓值，比如VK1-VK0的電壓差設(shè)定了中間K位的最低位的權(quán)電壓值，(VK2-VK0)的差值是(VK1-VK0)的2倍，設(shè)定了中間K位的次低位的權(quán)電壓值，(VKK-1-VK0)是(VK1-VK0)的2K-1倍，設(shè)定了中間K位的K-1低位(或者說次高位)的權(quán)電壓。中間K位的低K-1位的每一位的輸出電壓結(jié)構(gòu)相同，故滿足相同的關(guān)系表達(dá)式。中間K位的最高位和次高位的電壓差設(shè)定了中間K位的最高位的權(quán)電壓。KK1與KK0，KK2與KK0，...，KKK-1與KK0分別組成了一個(gè)二選一的復(fù)用開關(guān)，并通過單位增益運(yùn)算放大器驅(qū)動(dòng)輸出。而KKK與KKK-1則組成了一個(gè)二選一的復(fù)用開關(guān)，直接輸出到下一級(jí)的運(yùn)算放大器的正輸入端，由于并沒有通過單位增益運(yùn)算放大器驅(qū)動(dòng)輸出，節(jié)省了一個(gè)單位增益運(yùn)算放大器的硬件結(jié)構(gòu)。
低j位是由L＝2j個(gè)相同電阻串聯(lián)而成，整個(gè)電阻串的量程范圍為VK1-VK0，每個(gè)電阻R兩端的電壓值相等，共輸出V＝2j個(gè)參考電壓Vj1，Vj2，...，VjV，因此在圖6中是并聯(lián)接在R與r串聯(lián)網(wǎng)絡(luò)的A與B兩端，使A與B兩端的等效電阻值等于中間K位的參考電壓的電阻值R，從而中間K位的最低位的電壓值與A與B兩端的電壓值相等。
實(shí)際應(yīng)用電路形式之二如圖7所示，相對(duì)圖6而言，中間K位的滿量程參考電壓值與高m位的W＝2m個(gè)參考電壓共同相加組成了Vref+和Vref-設(shè)定的參考電壓的量程范圍。中K位的滿量程參考電壓值是高m位的1個(gè)參考電壓的整數(shù)倍G，使代表1/G的中K位的滿量程參考電壓值對(duì)應(yīng)的電阻值大小與代表高m位的1個(gè)參考電壓值對(duì)應(yīng)的電阻值大小相等。其余部分與圖6所示結(jié)構(gòu)類似。
VK0，VK1，...，VKK的兩電壓之間設(shè)定了中間K位的相應(yīng)位的權(quán)電壓值，比如VK1-VK0的電壓差設(shè)定了中間K位的最低位的權(quán)電壓值，(VK2-VK0)的差值是(VK1-VK0)的2倍，設(shè)定了中間K位的次低位的權(quán)電壓值，(VKK-1-VK0)是(VK1-VK0)的2K-1倍，設(shè)定了中間K位的K-1低位(或者說次高位)的權(quán)電壓。中間K位的低K-1位的每一位的輸出電壓結(jié)構(gòu)相同，故滿足相同的關(guān)系表達(dá)式。中間K位的最高位和次高位的電壓差設(shè)定了中間K位的最高位的權(quán)電壓。KK1與KK0，KK2與KK0，...，KKK-1與KK0分別組成了一個(gè)二選一的復(fù)用開關(guān)，并通過單位增益運(yùn)算放大器驅(qū)動(dòng)輸出。而KKK與KKK-1則組成了一個(gè)二選一的復(fù)用開關(guān)，直接輸出到下一級(jí)的運(yùn)算放大器的正輸入端，由于并沒有通過單位增益運(yùn)算放大器驅(qū)動(dòng)輸出，節(jié)省了一個(gè)單位增益運(yùn)算放大器的硬件結(jié)構(gòu)。
低j位是由L＝2j個(gè)相同電阻串聯(lián)而成，整個(gè)電阻串的量程范圍為VK1-VK0，每個(gè)電阻R兩端的電壓值相等，共輸出V＝2j個(gè)參考電壓Vj1，Vj2，...，VjV，因此在圖6中是并聯(lián)接在R與R’串聯(lián)網(wǎng)絡(luò)的A與B兩端，使A與B兩端的等效電阻值等于中間K位的參考電壓的電阻值R，從而中間K位的最低位的電壓值與A與B兩端的電壓值相等。
多權(quán)電路綜合器可以由模擬信號(hào)的緩沖驅(qū)動(dòng)、加、減和放大等運(yùn)算來實(shí)現(xiàn)。在運(yùn)算放大電路中，電阻值的取值必須與通過電阻串和多路選擇開關(guān)的電壓相配合，使高m位、中間k位和低j位形成的二進(jìn)制碼被正確譯碼，使m+k+j位的DAC輸出正確的模擬電壓。對(duì)圖6而言，這樣就有RK1＝RK2＝...＝RKK-1＝2*RKRm＝RmfVmW-VmW-1＝VmW-1-VmW-2＝...＝Vm1-Vm0VKK-VK0＝(Vm1-Vm0)/2VKK-1-VK0＝2*(VKK-2-VK0)＝2*(2*(VKK-2-VK0))＝...＝2K-2*(VK1-VK0)＝(VKK-VKK-1)VjV-VjV-1＝VjV-1-VjV-2＝...＝Vj1-Vj0＝(VK1-VK0)/2j經(jīng)過運(yùn)算放大電路后，整個(gè)輸出電壓的數(shù)值表達(dá)式如下
Vo＝(Vmx-Vm0)+hK*(VKK-VK0)+(hK-1*(VKK-1-VK0)+hK-2*(VKK-2-VK0)+...+h1*(VK1-VK0))+(Vjy-Vj0)＝(Vmx-Vm0)+hK*(Vm1-Vm0)+hK-1*(2-1*(Vm1-Vm0)+hK-2*((2-2*(Vm1-Vm0)+...+h1*(2-(K-1)*(Vm1-Vm0))+y*(Vm1-Vm0)/2K+j其中x為高m位解碼后對(duì)應(yīng)的十進(jìn)制數(shù)，y為低j位解碼后對(duì)應(yīng)的十進(jìn)制數(shù)，h1，h2，...，hK為中間K位對(duì)應(yīng)的二進(jìn)制數(shù)。
上面所述的結(jié)構(gòu)和計(jì)算都是對(duì)一個(gè)D/A而言的，當(dāng)需要有多個(gè)所述的D/A在同一個(gè)集成電路基片上實(shí)現(xiàn)時(shí)，傳統(tǒng)的方法是將這些多個(gè)所述的D/A完全一模一樣地放在同一個(gè)集成電路基片上即可。相反，在本發(fā)明中是將這些多個(gè)所述的D/A部分可以合并的地方進(jìn)行合并，相互之間只共同使用一個(gè)相同模塊，從而大大節(jié)省了多個(gè)所述的D/A的硬件結(jié)構(gòu)，減少了系統(tǒng)復(fù)雜度，縮小了多個(gè)所述的D/A在集成電路基片上的面積，降低了系統(tǒng)成本，同時(shí)大大降低了系統(tǒng)功耗，優(yōu)化了性能。本發(fā)明中，精度為n位的數(shù)模轉(zhuǎn)換器由所述的三個(gè)部分組成一、所述的電阻串參考電壓模塊；二、所述的解碼器；三、所述的多權(quán)電路綜合器。每個(gè)所述的D/A中的所述的解碼器以及所述的多權(quán)電路綜合器，都與每個(gè)所述的D/A的特定的輸入數(shù)據(jù)以及相應(yīng)的輸出模擬信號(hào)一一對(duì)應(yīng)，并與其它所述的D/A中的相同模塊在同一時(shí)間內(nèi)共用；而每個(gè)所述的D/A中的所述的電阻串參考電壓模塊在同一時(shí)間內(nèi)的節(jié)點(diǎn)電壓是一樣的，理想情況下與每個(gè)所述的D/A的特定的輸入數(shù)據(jù)以及相應(yīng)的輸出模擬信號(hào)不相關(guān)，因此多個(gè)所述的D/A中的所述的電阻串參考電壓模塊在同一時(shí)間內(nèi)完全可以共用，合并成一個(gè)所述的電阻串參考電壓模塊，實(shí)現(xiàn)同時(shí)復(fù)用。在電壓定標(biāo)的數(shù)模轉(zhuǎn)換器設(shè)計(jì)中，為了達(dá)到較高的電壓精度，往往將電阻的面積做的很大。復(fù)用以后，由于少了多個(gè)電阻網(wǎng)絡(luò)，所以將使整個(gè)芯片的面積、功耗和發(fā)熱量大大降低，即降低了成本，又優(yōu)化了性能。多個(gè)所述的D/A復(fù)用后整個(gè)多通道數(shù)模轉(zhuǎn)換器的結(jié)構(gòu)如圖8所示。
上述實(shí)際應(yīng)用電路形式只是應(yīng)用中的有限的一部分，其他實(shí)施實(shí)例還包括但不限于所述數(shù)模轉(zhuǎn)換器由以上所述功能塊中的某一個(gè)功能塊、某幾個(gè)功能塊或者全部功能塊的組合構(gòu)成，并且本發(fā)明不局限于這些實(shí)施形態(tài)，而由權(quán)利要求的范圍示出，與權(quán)利要求的范圍均等的內(nèi)容和權(quán)利要求的范圍之內(nèi)的所有變更或變化都包含在本發(fā)明要求的權(quán)利范圍之內(nèi)。
本發(fā)明提供一種提高了轉(zhuǎn)換速度的數(shù)模轉(zhuǎn)換器，通過采用分段、多權(quán)、權(quán)綜合等方法，使參考電壓產(chǎn)生電路的電阻網(wǎng)絡(luò)的電阻數(shù)量大量減少，利于在集成電路基片上實(shí)現(xiàn)。同時(shí)由于電阻數(shù)目減少，整個(gè)電阻網(wǎng)絡(luò)的等效電阻值也大大減小。對(duì)于由RC延遲時(shí)間起主要作用的D/A轉(zhuǎn)換器建立時(shí)間大大縮短。從而在實(shí)現(xiàn)高精度的同時(shí)，獲得很高的轉(zhuǎn)換速度。通過同時(shí)復(fù)用技術(shù)，多個(gè)所述的D/A中的所述的電阻串參考電壓模塊合并成一個(gè)，進(jìn)一步減少所述的電阻串參考電壓模塊電阻數(shù)量，節(jié)省集成電路基片面積，降低了成本，提高了成品率。另外，作為本發(fā)明的應(yīng)用，還實(shí)現(xiàn)了多種D/A轉(zhuǎn)換器。
權(quán)利要求
1.一種數(shù)模轉(zhuǎn)換器，包括一、分段電阻串參考電壓模塊；二、解碼器；三、多權(quán)電路綜合器。
2.根據(jù)權(quán)利要求1所述數(shù)模轉(zhuǎn)換器，其特征在于，分段電阻串參考電壓模塊由高m位、中間k位、和低j位組成，數(shù)模轉(zhuǎn)換器的精度為n位，其中n＝m+k+j。高m位的分壓由2m/2個(gè)行和2m/2個(gè)列組成的開關(guān)陣列形成多選一的分壓輸出結(jié)構(gòu)；低j位的分壓由2j/2個(gè)行和2j/2個(gè)列組成的開關(guān)陣列形成多選一的分壓輸出結(jié)構(gòu)；中間k位的分壓由不同電阻串聯(lián)、電阻并聯(lián)、電阻形成R-2R結(jié)構(gòu)等組合成的電阻參考電壓模塊，中間k位的每一位由對(duì)應(yīng)的一個(gè)節(jié)點(diǎn)電壓給出。
3.根據(jù)權(quán)利要求1所述數(shù)模轉(zhuǎn)換器，其特征在于，中間k位的分壓由不同電阻串聯(lián)、并聯(lián)、形成R-2R結(jié)構(gòu)等組合成的電阻參考電壓模塊，中間k位的每一位由對(duì)應(yīng)的一個(gè)節(jié)點(diǎn)電壓給出。中間K位的整個(gè)參考電壓可以取在高m位的任一個(gè)電阻R兩端之間，或者在高m位的產(chǎn)生參考電壓的電阻串上增加一個(gè)電阻Rp，串接在高m位的產(chǎn)生參考電壓的電阻串上，中間K位的整個(gè)參考電壓取在這個(gè)電阻Rp兩端之間。中間K位的滿量程參考電壓值也可以與高m位的W＝2m個(gè)參考電壓共同相加組成了Vref+和Vref-設(shè)定的參考電壓的量程范圍，中間K位的整個(gè)參考電壓通過電阻串并網(wǎng)絡(luò)產(chǎn)生，該電阻串并網(wǎng)絡(luò)又串接在高m位的產(chǎn)生參考電壓的電阻串上。中間K位的滿量程參考電壓值是高m位的1個(gè)參考電壓的整數(shù)倍G，使代表中間K位的滿量程參考電壓值的對(duì)應(yīng)的1/G的電阻值大小與代表高m位的1個(gè)參考電壓值對(duì)應(yīng)的電阻值大小相等。
4.根據(jù)權(quán)利要求1所述數(shù)模轉(zhuǎn)換器，其特征在于，中間K位的相應(yīng)位的權(quán)電壓值由VK0，VK1，...，VKK的兩電壓之間設(shè)定了，比如VK1-VK0的電壓差設(shè)定了中間K位的最低位的權(quán)電壓值，(VK2-VK0)的差值是(VK1-VK0)的2倍，設(shè)定了中間K位的次低位的權(quán)電壓值，(VKK-1-VK0)是(VK1-VK0)的2K-1倍，設(shè)定了中間K位的K-1低位(或者說次高位)的權(quán)電壓。
5.根據(jù)權(quán)利要求1所述數(shù)模轉(zhuǎn)換器，其特征在于，解碼器包括解碼陣列和開關(guān)陣列組成，本發(fā)明數(shù)模轉(zhuǎn)換器高m位的分壓由2m/2個(gè)行和2m/2個(gè)列組成的開關(guān)陣?yán)纬啥噙x一的分壓輸出結(jié)構(gòu)；低j位的分壓由2j/2個(gè)行和2j/2個(gè)列組成的開關(guān)陣列形成多選一的分壓輸出結(jié)構(gòu)。中間k位的解碼陣列與高m位和低j位的解碼陣列類似，中間k位的開關(guān)陣列可以由一列或一行開關(guān)組成，或者也可以由較小的開關(guān)陣列組成。
6.根據(jù)權(quán)利要求1所述數(shù)模轉(zhuǎn)換器，其特征在于，多權(quán)電路綜合器可以由模擬信號(hào)的緩沖驅(qū)動(dòng)、加、減和放大等運(yùn)算來實(shí)現(xiàn)。在實(shí)現(xiàn)模擬信號(hào)的緩沖驅(qū)動(dòng)、加、減和放大等運(yùn)算的運(yùn)算放大電路中，電阻值之比的取值必須與通過電阻串和多路選擇開關(guān)的電壓相配合，使高m位、中間k位和低j位形成的二進(jìn)制碼被正確譯碼，使m+k+j位的DAC輸出正確的模擬電壓。模擬信號(hào)的緩沖驅(qū)動(dòng)、加、減和放大等運(yùn)算可以通過模擬運(yùn)算放大器電路來實(shí)現(xiàn)，也可以有其他方法來實(shí)現(xiàn)，比如專用電路。
7.根據(jù)權(quán)利要求1所述數(shù)模轉(zhuǎn)換器，其特征在于，多個(gè)所述的D/A中的所述的電阻串參考電壓模塊在同一時(shí)間內(nèi)完全可以共用，合并成一個(gè)所述的電阻串參考電壓模塊，實(shí)現(xiàn)同時(shí)復(fù)用。
8.發(fā)明說明書中的實(shí)際應(yīng)用電路形式只是應(yīng)用中的有限的一部分，其他實(shí)施實(shí)例還包括但不限于所述數(shù)模轉(zhuǎn)換器由以上所述功能塊中的某一個(gè)功能塊、某幾個(gè)功能塊或者全部功能塊的組合構(gòu)成，并且本發(fā)明不局限于這些實(shí)施形態(tài)，而由權(quán)利要求的范圍示出，與權(quán)利要求的范圍均等的內(nèi)容和權(quán)利要求的范圍之內(nèi)的所有變更或變化都包含在本發(fā)明要求的權(quán)利范圍之內(nèi)。
全文摘要
提供一種數(shù)模(下文中稱為“D/A”)轉(zhuǎn)換器。它能通過少的電阻串并數(shù)目，獲得高的轉(zhuǎn)換精度和轉(zhuǎn)換速度。通過多個(gè)通道共用一個(gè)參考電壓，縮小了電路的硬件結(jié)構(gòu)，減小了D/A轉(zhuǎn)換器的集成電路電路硅芯片的面積。精度為n位的D/A轉(zhuǎn)換器由高m位、中間k位、和低j位組成(n＝m+k+j)，其中高m位數(shù)據(jù)通過解碼器1加在電阻串參考電壓模塊1上，由文檔編號(hào)H03M1/66GK101056106SQ200610025628
公開日2007年10月17日 申請(qǐng)日期2006年4月12日 優(yōu)先權(quán)日2006年4月12日
發(fā)明者曹先國(guó) 申請(qǐng)人:曹先國(guó)