專利名稱：用于提供相對(duì)于周期輸入信號(hào)的可調(diào)相位關(guān)系的dll電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于提供相對(duì)于周期輸入信號(hào)的可調(diào)相位關(guān)系的DLL電路。
背景技術(shù)：
通常，在集成電路中使用DLL電路，以便從具有某一規(guī)定的相位關(guān)系的參考時(shí)鐘信號(hào)得出時(shí)鐘信號(hào)。傳統(tǒng)DLL電路(如例如在集成電路中所使用的那樣)具有延遲元件，其被布置在一行中并且構(gòu)成一個(gè)延遲鏈。在該延遲鏈的第一延遲元件的輸入端處施加周期輸入信號(hào)、優(yōu)選地施加參考時(shí)鐘信號(hào)。延遲元件的延遲時(shí)間可以根據(jù)控制信息進(jìn)行調(diào)節(jié)。相位檢測(cè)器將延遲鏈的輸入端上的參考時(shí)鐘信號(hào)的相位關(guān)系和延遲鏈的輸出端上、即延遲鏈的最后一個(gè)延遲元件的輸出端上的、相對(duì)于該參考時(shí)鐘信號(hào)被移相的信號(hào)的相位關(guān)系進(jìn)行比較。如果存在相差，則產(chǎn)生控制信息，以便調(diào)節(jié)各個(gè)延遲元件的延遲時(shí)間。
通常如此調(diào)節(jié)這種DLL回路，使得延遲鏈引起180°的相移，因此每個(gè)延遲元件的延遲時(shí)間或者相移被給定為180°的相移除以延遲鏈的延遲元件的數(shù)量。延遲元件的輸出端與選擇元件相連接，該選擇元件根據(jù)所提供的選擇信號(hào)來選擇延遲元件的輸出端之一，并且將所選擇的延遲元件的輸出輸出到DLL電路的輸出線上。選擇信號(hào)對(duì)應(yīng)于所期望的輸入信號(hào)相對(duì)于周期輸出信號(hào)的相移，并且說明延遲元件的數(shù)量，其中參考時(shí)鐘信號(hào)應(yīng)通過所述延遲元件在DLL電路的輸入線路和輸出線路之間流通。如果需要180°和360°之間的相移，則選擇元件可以根據(jù)選擇信號(hào)附加地對(duì)相應(yīng)的延遲元件的輸出信號(hào)進(jìn)行反相。
基于反饋回路的調(diào)節(jié)，對(duì)過程參數(shù)、工作電壓或者溫度的所有變化進(jìn)行補(bǔ)償，其中所述變化影響延遲元件的延遲時(shí)間到這樣的程度，即所述變化影響整個(gè)延遲鏈的相移。然而，在DLL電路中通常具有不通過調(diào)節(jié)來補(bǔ)償?shù)囊饏⒖紩r(shí)鐘信號(hào)的附加延遲的其他元件、也即延遲鏈的輸入緩沖器、和選擇元件，其中所述輸入緩沖器被設(shè)置用于為延遲鏈提供具有規(guī)定的驅(qū)動(dòng)強(qiáng)度的輸入信號(hào)，所述選擇元件同樣具有信號(hào)延遲。因此，即使在選擇元件中選擇了所期望的0°的相移，在DLL電路的周期輸入信號(hào)和周期輸出信號(hào)之間也存在大于0°的相移。

發(fā)明內(nèi)容
本發(fā)明的任務(wù)在于，提供一種DLL電路，在該DLL電路中沒有被布置在反饋回路中的元件對(duì)相移的影響可以被補(bǔ)償。
該任務(wù)通過按照權(quán)利要求1所述的DLL電路來解決。
本發(fā)明的其他有利的改進(jìn)方案在從屬權(quán)利要求中給出。
按照本發(fā)明，設(shè)有一種用于提供相對(duì)于周期輸入信號(hào)的可調(diào)相位關(guān)系的DLL電路。該DLL電路具有可控的延遲元件，所述延遲元件串聯(lián)連接并且構(gòu)成延遲鏈。此外，設(shè)有相位檢測(cè)器，其根據(jù)周期輸入信號(hào)和通過所述延遲鏈而被延遲的周期信號(hào)來產(chǎn)生控制信號(hào)，其中根據(jù)所述控制信號(hào)調(diào)節(jié)所述延遲元件中每個(gè)延遲元件的延遲。借助于分別與所述延遲元件的輸出端相連接的選擇單元，根據(jù)所提供的選擇變量將延遲元件之一的輸出信號(hào)施加到所述DLL電路的輸出端上。設(shè)有補(bǔ)償電路，其修改所述選擇信號(hào)，因此補(bǔ)償DLL電路的周期輸入信號(hào)和輸出信號(hào)之間的至少由所述選擇單元所引起的附加延遲。
本發(fā)明DLL電路通過修改所述選擇信號(hào)能夠如此匹配所期望的周期輸入信號(hào)的延遲或者相移，使得對(duì)周期輸入信號(hào)的由除了反饋回路的元件之外的元件所引起的延遲進(jìn)行補(bǔ)償。
優(yōu)選地，這借助于確定補(bǔ)償變量的補(bǔ)償電路來實(shí)現(xiàn)，其中所述補(bǔ)償電路此外還具有修改單元，以便根據(jù)所述補(bǔ)償變量修改選擇變量。
所述補(bǔ)償電路尤其是通過以下方式來確定所述補(bǔ)償變量，即以延遲元件的延遲時(shí)間為單位來確定至少所述選擇單元的延遲時(shí)間。
根據(jù)優(yōu)選的實(shí)施形式，所述補(bǔ)償電路具有另一選擇單元，該選擇單元與延遲元件的輸出端相連接并且其輸出端與相位檢測(cè)器的第一輸入端相連接。該相位檢測(cè)器根據(jù)周期輸入信號(hào)和通過另一選擇單元根據(jù)補(bǔ)償變量所選擇的延遲元件的輸出信號(hào)來產(chǎn)生另一控制信號(hào)，其中設(shè)有補(bǔ)償單元，其根據(jù)所述另一控制信號(hào)產(chǎn)生補(bǔ)償變量，并且將該補(bǔ)償變量施加到所述另一選擇單元上，以便選擇所述延遲元件之一的輸出信號(hào)。按照這種方式，設(shè)置另一反饋回路，其將所述周期輸入信號(hào)調(diào)整為周期信號(hào)，該周期信號(hào)相對(duì)于周期輸入信號(hào)具有0°的相移。通過所述另一反饋回路，在周期輸入信號(hào)和另一選擇單元的輸出端信號(hào)之間產(chǎn)生的相移通過產(chǎn)生補(bǔ)償變量來補(bǔ)償。為此必要的是，所述另一選擇單元基本上具有與所述選擇單元相同的延遲時(shí)間。優(yōu)選地，這通過基本上結(jié)構(gòu)相同地實(shí)施所述選擇單元和另一選擇單元來實(shí)現(xiàn)。
根據(jù)本發(fā)明另一實(shí)施形式，所述補(bǔ)償電路可以具有校準(zhǔn)電路，以便在校準(zhǔn)模式中確定補(bǔ)償變量并且在正常運(yùn)行模式中將所確定的補(bǔ)償變量提供給所述修改單元。為此，所述校準(zhǔn)電路尤其具有另一相位檢測(cè)器，該另一相位檢測(cè)器根據(jù)周期輸入信號(hào)和通過所述選擇單元根據(jù)所述補(bǔ)償變量所選擇的延遲元件的輸出信號(hào)來產(chǎn)生另一控制信號(hào)，其中設(shè)有補(bǔ)償單元，其在所述校準(zhǔn)模式中根據(jù)所述另一控制信號(hào)產(chǎn)生所述補(bǔ)償變量并且將該補(bǔ)償變量施加到所述選擇單元上，以便選擇所述延遲元件之一的輸出信號(hào)。
為了在所述正常運(yùn)行模式中將所確定的補(bǔ)償變量提供給所述修改單元，校準(zhǔn)電路優(yōu)選地具有存儲(chǔ)元件。
此外，可以設(shè)有選擇開關(guān)，其在所述正常運(yùn)行模式中根據(jù)校準(zhǔn)模式信號(hào)將所述選擇變量提供給所述修改單元，并且在校準(zhǔn)模式中將選擇變量施加到所述修改單元，其中所述選擇變量具有不對(duì)應(yīng)于由延遲元件所引起的延遲的值。


下面，根據(jù)附圖進(jìn)一步描述本發(fā)明的優(yōu)選的實(shí)施形式。
圖1示出根據(jù)現(xiàn)有技術(shù)的DLL電路；圖2示出根據(jù)本發(fā)明第一實(shí)施形式的具有校準(zhǔn)電路的DLL電路，以及圖3示出根據(jù)本發(fā)明另一實(shí)施形式的具有校準(zhǔn)電路的DLL電路。
具體實(shí)施例方式
在圖1中示出了根據(jù)現(xiàn)有技術(shù)的DLL電路。該DLL電路用于根據(jù)預(yù)先規(guī)定的相移使周期輸入信號(hào)(在本情況下是參考時(shí)鐘信號(hào)REFCLK)偏移，并且在輸出線路1上輸出輸出信號(hào)A。該DLL電路例如可以被用在集成電路中，以便將集成電路的連接端子上所提供的時(shí)鐘信號(hào)移相地施加到內(nèi)部電路上或者進(jìn)行時(shí)延補(bǔ)償。
DLL電路具有反饋回路，該反饋回路具有延遲鏈2、相位檢測(cè)器3和回路濾波器4。經(jīng)由輸入緩沖器5將參考時(shí)鐘信號(hào)RBFCLK施加到延遲鏈2的輸入端上。該輸入緩沖器用于將具有預(yù)先確定的驅(qū)動(dòng)強(qiáng)度的周期輸入信號(hào)施加到延遲鏈的輸入端上。同樣，通過輸入緩沖器5所驅(qū)動(dòng)的參考時(shí)鐘信號(hào)被施加到相位檢測(cè)器3的第一輸入端上。延遲鏈2的輸出端此外還與相位檢測(cè)器3的第二輸入端相連接。相位檢測(cè)器的輸出端提供控制信號(hào)，該控制信號(hào)與回路濾波器4的輸入端相連接。
延遲鏈2具有串聯(lián)的延遲元件6，所述延遲元件6分別具有輸入端、輸入端和控制輸入端。延遲元件6以其輸入端和其輸出端串聯(lián)連接，并且分別引起施加到其輸入端上的信號(hào)的信號(hào)延遲。所述延遲元件的控制輸入端共同地與回路濾波器4的輸出端相連接，在所述回路濾波器的輸出端上輸出經(jīng)濾波的來自相位檢測(cè)器3的控制信號(hào)。
回路濾波器4基本上用于避免反饋回路的振蕩，以便尤其是在可數(shù)字或者離散調(diào)節(jié)的延遲元件的情況下避免突然變化一個(gè)可調(diào)節(jié)的值。
根據(jù)所使用的相位檢測(cè)器如此調(diào)節(jié)由延遲鏈2、相位檢測(cè)器3和回路濾波器4構(gòu)成的反饋回路，使得延遲元件6中的每個(gè)延遲元件的相加的延遲時(shí)間導(dǎo)致延遲鏈2延遲180°。也就是說，在延遲鏈2的輸出端上提取的并施加到相位檢測(cè)器3的第二輸入端上的信號(hào)相對(duì)于放大的參考信號(hào)REFCLK被移相180°。
延遲鏈2中的延遲元件6的數(shù)量并不如在所給定的例子中那樣局限于八個(gè)；盡可能大地選擇延遲元件的數(shù)量是有意義的，使得在選擇相移時(shí)獲得盡可能好的分辨率。此外，根據(jù)所使用的相位檢測(cè)器3，也能夠提供使輸入信號(hào)延遲360°的延遲鏈，其中在這種情況下相位檢測(cè)器3確定，輸入信號(hào)相對(duì)于延遲鏈的輸出信號(hào)是超前的還是滯后的。
此外，設(shè)置有選擇單元7，其例如可以被構(gòu)造為多路復(fù)用器。該選擇單元7具有輸入端，該輸入端不僅直接與輸入緩沖器5的輸出端相連接，而且與延遲鏈2的各個(gè)延遲元件的輸出端相連接。選擇單元7根據(jù)說明所期望的相移的延遲信號(hào)VS來選擇輸入端中的一個(gè)，以便使該輸入端與輸出線路1相連接。延遲信號(hào)VS被預(yù)先給定并且也是用于選擇單元7的選擇信號(hào)，用于選擇延遲元件6的輸出端中的一個(gè)，該輸出端對(duì)應(yīng)于參考時(shí)鐘信號(hào)REFCLK的確定的相移。因?yàn)檠舆t鏈2中的延遲元件6的數(shù)量是已知的，并且此外還已經(jīng)知道在穩(wěn)態(tài)中反饋回路將延遲鏈2的延遲調(diào)節(jié)為正好180°的相移，所以由延遲元件引起的相移可以被確定為180°除以延遲鏈2的延遲元件6的數(shù)量。現(xiàn)在，根據(jù)延遲信號(hào)VS，沒有利用延遲元件6延遲的或者利用確定數(shù)量的延遲元件6延遲的參考時(shí)鐘信號(hào)被選擇并且作為輸出信號(hào)A被輸出到輸出線路1上。在本實(shí)例中，為整個(gè)延遲鏈2總共設(shè)有八個(gè)延遲元件6，因此對(duì)于每個(gè)延遲元件6來說產(chǎn)生22.5°的相移。如果應(yīng)該在參考時(shí)鐘信號(hào)REFCLK和輸出信號(hào)A之間實(shí)現(xiàn)45°的相移，則第二延遲元件的輸出端應(yīng)經(jīng)由選擇單元7與輸出線路1相連接并且應(yīng)相應(yīng)地選擇延遲信號(hào)VS。此外，選擇單元7可以具有反相器單元(未示出)，以便對(duì)連接到輸出線路1上的信號(hào)進(jìn)行反相，由此可以實(shí)現(xiàn)180°和360°之間的相移。這優(yōu)選地同樣通過延遲信號(hào)VS來預(yù)先給定。
當(dāng)在反饋回路中對(duì)延遲元件的延遲時(shí)間的、由過程決定的以及依賴于電源電壓和溫度的影響被補(bǔ)償時(shí)，選擇單元7內(nèi)的和輸入緩沖器5內(nèi)的信號(hào)延遲不能通過反饋回路被補(bǔ)償。因此總是對(duì)DLL電路的周期輸入信號(hào)和DLL電路的輸出信號(hào)之間的相移施加相應(yīng)的附加信號(hào)延遲，該附加信號(hào)延遲由選擇單元7和輸入緩沖器5的信號(hào)延遲產(chǎn)生。因?yàn)檫@在周期輸入信號(hào)的頻率是可變的情況下可能導(dǎo)致不同的附加相移，所以期望盡可能最小化或者消除這些影響。
為此，根據(jù)圖2規(guī)定了本發(fā)明DLL電路的第一實(shí)施形式。在該圖中，相同的附圖標(biāo)記對(duì)應(yīng)于相同或者可比功能的元件。
為了補(bǔ)償由選擇單元7和輸入緩沖器5引起的相移，圖2的實(shí)施形式具有修改電路8，其根據(jù)補(bǔ)償信號(hào)AS修改延遲信號(hào)VS并且將所修改的延遲信號(hào)VS′施加到選擇單元7上。為此，設(shè)有另一選擇單元9，其基本上與選擇單元7結(jié)構(gòu)相同地被構(gòu)建或者具有與選擇單元7相同的信號(hào)時(shí)延。另一選擇單元9的輸出端與另一相位檢測(cè)器10的第一輸入端相連接，并且另一相位檢測(cè)器10的第二輸入端與輸入緩沖器5之前的參考時(shí)鐘信號(hào)REFCLK相連接。另一相位檢測(cè)器10的輸出端與補(bǔ)償單元11相連接，該補(bǔ)償單元11產(chǎn)生補(bǔ)償信號(hào)AS，并且不僅提供給修改電路8，而且提供給另一選擇單元9。通過由另一相位檢測(cè)器10、補(bǔ)償單元11和另一選擇單元10構(gòu)成的反饋回路如此調(diào)節(jié)該補(bǔ)償信號(hào)AS，使得基本上以延遲元件6的被調(diào)節(jié)的延遲時(shí)間為單位來補(bǔ)償另一選擇單元9和輸入緩沖器5的延遲。也就是說，輸入緩沖器5的輸入端和另一選擇單元9的輸出端之間的延遲時(shí)間(對(duì)應(yīng)于輸入緩沖器5的輸入端和選擇單元7的輸出端之間的延遲時(shí)間)在沒有延遲鏈2的影響的情況下被確定，并且通過補(bǔ)償信號(hào)AS被表示為延遲元件6的延遲時(shí)間的因子。如果例如由輸入緩沖器5和另一選擇單元9所引起的信號(hào)延遲對(duì)應(yīng)于67.5°，則作為補(bǔ)償信號(hào)獲得值為“-3”的補(bǔ)償變量，由此67.5°的信號(hào)延遲可以通過“-67.5°”的信號(hào)延遲來補(bǔ)償。修改電路8在所示實(shí)施例中基本上是一個(gè)減法電路，其中從預(yù)先給定的延遲信號(hào)VS中減去補(bǔ)償信號(hào)AS，以便獲得修改后的延遲信號(hào)VS′。延遲信號(hào)VS和補(bǔ)償信號(hào)AS不僅可以是電壓形式的數(shù)字信號(hào)，而且可以是電壓形式的模擬信號(hào)，并且優(yōu)選地說明一定數(shù)量的延遲元件的相應(yīng)延遲。
如果應(yīng)例如在DLL電路中的輸入信號(hào)和輸出信號(hào)之間獲得90°的相移，則在圖2中所示的實(shí)施例中延遲信號(hào)VS說明一個(gè)值，該值確定，延遲鏈2的第四延遲元件6的輸出端與輸出線路1相連接。如果利用由另一選擇單元9、另一相位檢測(cè)器10和補(bǔ)償單元11構(gòu)成的另一反饋回路確定，在假定所調(diào)節(jié)的相移為0°時(shí)，輸入信號(hào)和輸出信號(hào)之間的相移對(duì)應(yīng)于大約45°，則在根據(jù)現(xiàn)有技術(shù)的DLL電路中在輸入信號(hào)和輸出信號(hào)之間產(chǎn)生135°的相移，這是因?yàn)檫x擇單元7和輸入緩沖器5中的信號(hào)時(shí)延不能通過反饋回路來補(bǔ)償。如今，另一反饋回路確定一個(gè)補(bǔ)償信號(hào)AS，該補(bǔ)償信號(hào)AS在修改電路8中如此利用延遲信號(hào)VS被計(jì)算，使得在輸入信號(hào)被施加在輸出線路1上之前該輸入信號(hào)所通過的延遲元件的數(shù)量被減少，更確切地說被減少對(duì)應(yīng)于45°的相移的值，其中該45°的相移由選擇單元7和輸入緩沖器5引起。45°的相移基本上可以通過兩個(gè)延遲元件6來補(bǔ)償，因此在上述例子中第二延遲元件的輸出端代替第四延遲元件的輸出端與輸出線路1相連接，以便獲得所期望的90°的相移。
本發(fā)明的替代的實(shí)施形式在圖3中示出。這里，相同的附圖標(biāo)記同樣也對(duì)應(yīng)于具有相同或者可比功能的相同元件。代替另一選擇單元，選擇單元7不僅被用于輸出所述輸出信號(hào)，而且被用于確定所述補(bǔ)償信號(hào)AS。為此，采用校準(zhǔn)電路，其可以在兩種運(yùn)行模式中運(yùn)行。在一種校準(zhǔn)模式中，首先，由輸入緩沖器5和選擇單元7所引起的相移被確定，并且相應(yīng)的補(bǔ)償變量AS被提供。該補(bǔ)償變量被存儲(chǔ)并且在正常運(yùn)行模式中被提供給補(bǔ)償電路8。為此，選擇單元7的輸出端基本上與另一相位檢測(cè)器20的第一輸入端相連接。相位檢測(cè)器20的第二輸入端與作為輸入信號(hào)的參考時(shí)鐘信號(hào)REFCLK相連接。該相位檢測(cè)器的輸出端與補(bǔ)償單元21相連接。該補(bǔ)償單元21接收模式信號(hào)MS，該模式信號(hào)說明，應(yīng)該采取校準(zhǔn)模式還是正常運(yùn)行模式。該補(bǔ)償單元21在通過模式信號(hào)MS所表明的校準(zhǔn)模式中確定補(bǔ)償變量并且將其存儲(chǔ)在存儲(chǔ)單元22中。
如果模式信號(hào)MS表明正常運(yùn)行模式，則將存儲(chǔ)單元22中所存儲(chǔ)的補(bǔ)償變量提供給修改電路8。此外，在校準(zhǔn)模式中，通過可以例如以多路復(fù)用器的形式被構(gòu)建的開關(guān)裝置23將校準(zhǔn)變量提供給修改電路8，所述校準(zhǔn)變量說明，輸入信號(hào)應(yīng)該通過延遲鏈2盡可能未延遲地被施加到DLL電路的輸出端上，也即輸入緩沖器5的輸出端經(jīng)由選擇單元7被施加到輸出線路1上。在正常運(yùn)行模式中，施加在開關(guān)裝置23的第二輸入端上的延遲信號(hào)VS被施加到修改電路8上，因此修改后的延遲信號(hào)VS′根據(jù)延遲信號(hào)VS和補(bǔ)償信號(hào)AS被施加到選擇單元7上。
基本上，圖2的實(shí)施形式與圖3的實(shí)施形式的區(qū)別在于，在最后提及的實(shí)施形式中可以省去另一選擇元件9，并且取而代之在兩種運(yùn)行模式中首先確定補(bǔ)償變量AS，隨后將所確定的補(bǔ)償變量用于在修改電路8中修改延遲信號(hào)。
本發(fā)明能夠在DLL電路中還考慮獨(dú)立于反饋回路所使用的元件、例如選擇單元7(多路復(fù)用器)和連接在反饋回路之前的輸入緩沖器5，因此周期輸入信號(hào)和相移的輸出信號(hào)之間的相移可被精確地調(diào)節(jié)為通過延遲信號(hào)VS所說明的值。
在不偏離本發(fā)明范圍的情況下，只要不同實(shí)施形式的特征在技術(shù)上不明顯排斥，則它們可以以任意方式相互組合。
附圖標(biāo)記列表1 輸出線路2 延遲鏈3 相位檢測(cè)器4 回路濾波器5 輸入緩沖器6 延遲元件7 選擇單元8 修改電路9 另一選擇單元10 另一相位檢測(cè)器11 補(bǔ)償單元20 另一相位檢測(cè)器21 補(bǔ)償單元22 存儲(chǔ)單元23 開關(guān)裝置
權(quán)利要求
1.用于提供周期輸入信號(hào)的可調(diào)節(jié)的時(shí)間延遲的DLL電路，具有可調(diào)節(jié)的延遲元件(6)，所述延遲元件串聯(lián)連接并且構(gòu)成延遲鏈(2)，具有相位檢測(cè)器(3)，以便根據(jù)所述周期輸入信號(hào)和通過所述延遲鏈(2)延遲的周期信號(hào)來產(chǎn)生控制信號(hào)，其中根據(jù)所述控制信號(hào)調(diào)節(jié)所述延遲元件中的每個(gè)延遲元件的延遲，以及具有選擇單元(7)，所述選擇元件分別與所述延遲元件之一相連接，以便根據(jù)所提供的選擇變量將所述延遲元件之一的輸出信號(hào)施加到所述DLL電路的輸出端上，其特征在于補(bǔ)償電路(9，10，11)，所述補(bǔ)償電路修改所述選擇信號(hào)(AS)，因此補(bǔ)償所述DLL電路的周期輸入信號(hào)和輸出信號(hào)之間的至少由所述選擇單元所引起的附加延遲。
2.按照權(quán)利要求1所述的DLL電路，其特征在于，所述補(bǔ)償電路(8，9，10，11)確定補(bǔ)償變量，并且其中所述補(bǔ)償電路(8，9，10，11)此外還具有修改單元(8)，以便根據(jù)所述補(bǔ)償變量修改所述選擇變量。
3.按照權(quán)利要求1或者2所述的DLL電路，其特征在于，所述補(bǔ)償電路(8，9，10，11)通過以下方式確定所述補(bǔ)償變量，即以所述延遲元件(6)的延遲時(shí)間為單位確定至少所述選擇單元(7)的延遲時(shí)間。
4.按照權(quán)利要求2或者3所述的DLL電路，其特征在于，設(shè)有另一選擇單元(9)，該另一選擇單元(9)與所述延遲元件(6)的輸出端相連接，并且該另一選擇單元(9)的輸出端與另一相位檢測(cè)器(10)相連接，該另一相位檢測(cè)器根據(jù)所述周期輸入信號(hào)和通過第二選擇單元根據(jù)所述補(bǔ)償變量所選擇的延遲元件(6)之一的輸出信號(hào)產(chǎn)生另一控制信號(hào)，其中設(shè)有補(bǔ)償單元(11)，該補(bǔ)償單元根據(jù)所述另一控制信號(hào)產(chǎn)生補(bǔ)償變量并且將該補(bǔ)償變量施加到另一選擇單元(9)上，以便選擇所述延遲元件(6)之一的輸出信號(hào)。
5.按照權(quán)利要求4所述的DLL電路，其特征在于，基本上結(jié)構(gòu)相同地實(shí)施所述選擇單元(7)和另一選擇單元(9)。
6.按照權(quán)利要求2或者3所述的DLL電路，其特征在于，所述補(bǔ)償電路具有校準(zhǔn)電路(20，21，22，23)，以便在校準(zhǔn)模式中確定補(bǔ)償變量并且在正常運(yùn)行模式中將所確定的補(bǔ)償變量提供給所述修改單元(8)。
7.按照權(quán)利要求6所述的DLL電路，其特征在于，所述校準(zhǔn)電路(20，21，22，23)具有另一相位檢測(cè)器(20)，該另一相位檢測(cè)器根據(jù)所述周期輸入信號(hào)和通過所述選擇單元(7)根據(jù)所述補(bǔ)償變量所選擇的延遲元件(6)的輸出信號(hào)產(chǎn)生另一控制信號(hào)，其中設(shè)有補(bǔ)償單元(21)，該補(bǔ)償單元在所述校準(zhǔn)模式中根據(jù)所述另一控制信號(hào)產(chǎn)生補(bǔ)償變量并且將該補(bǔ)償變量施加到所述選擇單元(7)上，以便選擇所述延遲元件(6)之一的輸出信號(hào)。
8.按照權(quán)利要求7所述的DLL電路，其特征在于，所述校準(zhǔn)電路具有存儲(chǔ)元件(22)，以便在所述正常運(yùn)行模式中將所確定的補(bǔ)償變量提供給所述修改單元(8)。
9.按照權(quán)利要求8所述的DLL電路，其特征在于，設(shè)有選擇開關(guān)(23)，該選擇開關(guān)根據(jù)校準(zhǔn)模式信號(hào)在所述正常運(yùn)行模式中將所述選擇變量不加改變地提供給所述修改單元(8)并且在所述校準(zhǔn)模式中將具有不對(duì)應(yīng)于延遲的值的選擇變量施加到所述修改單元(8)上。
全文摘要
本發(fā)明涉及一種用于提供周期輸入信號(hào)的可調(diào)節(jié)的時(shí)間延遲的DLL電路，該DLL電路具有可調(diào)節(jié)的延遲元件，所述延遲元件串聯(lián)連接并且構(gòu)成延遲鏈；具有相位檢測(cè)器，以便根據(jù)周期輸入信號(hào)和通過所述延遲鏈延遲的周期信號(hào)來產(chǎn)生控制信號(hào)，其中根據(jù)所述控制信號(hào)來調(diào)節(jié)所述延遲元件中的每個(gè)延遲元件的延遲；以及具有選擇單元，該選擇單元分別與延遲元件之一相連接，以便根據(jù)所提供的選擇變量將所述延遲元件之一的輸出信號(hào)施加到所述DLL電路的輸出端上，其中設(shè)有補(bǔ)償電路，該補(bǔ)償電路修改所述選擇信號(hào)，因此補(bǔ)償DLL電路的周期輸入信號(hào)和輸出信號(hào)之間的至少由所述選擇單元所引起的附加延遲。
文檔編號(hào)H03L7/081GK1825768SQ200610009519
公開日2006年8月30日 申請(qǐng)日期2006年2月23日 優(yōu)先權(quán)日2005年2月23日
發(fā)明者A·雅各布斯, T·欣茨, B·扎里尤 申請(qǐng)人:因芬尼昂技術(shù)股份公司