專利名稱：適用于雙相脈沖調(diào)制的寬窗口解碼器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及適用于解調(diào)接收信號以恢復(fù)其所攜帶的數(shù)字?jǐn)?shù)據(jù)的電子解碼器電路，尤其涉及與所使用的信號調(diào)制類型特別有關(guān)的這種數(shù)據(jù)恢復(fù)。
背景技術(shù)：
不同類型的通信信號一般是根據(jù)調(diào)制類型來分類的。各種不同形式的調(diào)制方式各自都具有與其所使用的具體應(yīng)用有關(guān)的優(yōu)點(diǎn)和缺點(diǎn)。選擇特定調(diào)制方式的一些考慮因素包括帶寬、功耗需求，以及信號傳播誤差的潛在可能和原始信息的恢復(fù)。在使用電容性負(fù)載傳輸線時就特別需要尋求低功耗。對于數(shù)字?jǐn)?shù)據(jù)而言，已調(diào)制信號是自定時還是需要單獨(dú)的基準(zhǔn)時鐘可能是十分重要的。調(diào)制和解調(diào)電路是相對簡單還是復(fù)雜也可能是決定選擇特定調(diào)制形式中的一個因素。
每種類型的信號調(diào)制都具有專用于執(zhí)行解調(diào)和數(shù)據(jù)恢復(fù)的解碼器電路。例如，授予Harada的美國專利No.5,614,861記載了一種適用于相位調(diào)制信號特別是四相相移鍵控(QPSK)信號的解調(diào)的系統(tǒng)，該系統(tǒng)采用了一組相位檢測器，其中每個相位檢測器的一個輸入接收所要解調(diào)的信號。至少有另一個輸入用于接收來自鎖相環(huán)(PLL)所控制的時鐘發(fā)生電路的具有指定的、對每個相位檢測器不同的相位延遲的基準(zhǔn)時鐘。隨后，將相位檢測的結(jié)果輸入至由邏輯門構(gòu)成的數(shù)據(jù)生成電路，以將檢測結(jié)果轉(zhuǎn)換成一對數(shù)據(jù)位。
因此就需要適用于低功率、高帶寬、脈沖寬度類型的信號調(diào)制的解碼器電路。

發(fā)明內(nèi)容
本發(fā)明是一種適用于處理雙相脈沖調(diào)制(DPPM)信號以恢復(fù)該信號所攜帶的數(shù)據(jù)的解碼器電路。DPPM信號是一系列其持續(xù)時間(或者“脈沖寬度”)表示連續(xù)M位的數(shù)據(jù)位組的高和低的脈沖的串行流的形式。M位組的2M種可能的數(shù)據(jù)值各自唯一對應(yīng)于2M種不同的脈沖寬度中的一種。高信號脈沖和低信號脈沖均表示M位數(shù)據(jù)。解碼器可以在不需要獨(dú)立的或者恢復(fù)的時鐘的條件下將這一系列信號脈沖轉(zhuǎn)換回數(shù)據(jù)位的有序序列。
更具體地說，每個高或低信號脈沖各自的脈沖寬度可以通過管道式傳送已調(diào)制信號通過一個短延遲鏈隨后在一組邏輯“與”門中將各延遲的輸出與原始的未延遲信號組合來確定。延遲鏈提供選擇成使得重疊的延遲和未延遲信號可生成從表示每一個可能的M位數(shù)據(jù)值的邏輯門生成比較結(jié)果的唯一組合的指定的延遲。根據(jù)傳入信號脈沖的長度，“與”門電路可輸出或不輸出高脈沖。邏輯“與”門的輸出與相應(yīng)的觸發(fā)寄存器的時鐘輸入耦合，以將其從原先的狀態(tài)設(shè)置成相反的狀態(tài)，由此來存儲各個邏輯“與”門的比較值。來自觸發(fā)器的寄存的輸出可以由解碼邏輯裝置來詮釋，以確定連續(xù)脈沖寬度并將所確定的脈沖寬度轉(zhuǎn)換成相應(yīng)的若干M位數(shù)據(jù)組。由于從傳入脈沖的長度推導(dǎo)出經(jīng)解碼數(shù)據(jù)，因此就實(shí)現(xiàn)了解碼功能。
解碼器電路可以采用數(shù)個分離的高和低脈沖寬度確定電路來實(shí)現(xiàn)，各個電路基本相同，其中專用于確定高脈沖的寬度的電路模塊耦合成直接從信號輸入接收DPPM信號的，而專用于確定低脈沖的寬度的電路模塊通過信號反相器耦合至信號輸入。由兩個電路模塊所恢復(fù)的若干數(shù)據(jù)位組隨后在并行輸出寄存器中被交織并組合成數(shù)據(jù)字。然而，也可對高和低脈沖相位兩者采用單個脈沖寬度確定電路來實(shí)現(xiàn)解碼器。


圖1是根據(jù)本發(fā)明的適用于表示相應(yīng)的一組雙位數(shù)據(jù)碼元的一組不同脈沖持續(xù)時間的DPPM脈沖的圖示意(信號數(shù)值相對于時間)。
圖2A和2B是根據(jù)本發(fā)明的對應(yīng)于一組示例數(shù)據(jù)的DPPM脈沖串的圖示，，示出在單個100ns系統(tǒng)時鐘周期內(nèi)一系列9個高和低持續(xù)脈沖的傳送。
圖3是根據(jù)本發(fā)明的具有高脈沖和低脈沖寬度解碼器的示例性DPPM解碼器電路的模塊級示意圖。
圖4是示出適用于圖3的DPPM解碼器的示例性高脈沖寬度解碼器的細(xì)節(jié)的模塊級示意圖。低脈沖寬度解碼器基本相同。
圖5A至5D是數(shù)組圖示說明在高和低脈沖寬度解碼器中的延遲鏈和邏輯“與”門分別對4ns、6ns、8ns和10ns脈沖寬度的操作的時序圖。
圖6是適于在圖3和圖4的高和低脈沖寬度解碼器中使用的示例性解碼邏輯的示意圖。
圖7是圖示說明適用于DPPM信號脈沖的過濾掉目標(biāo)窗口之外的假脈沖的時序圖。
具體實(shí)施例方式
本發(fā)明是一種將雙相脈沖調(diào)制(DPPM)信號轉(zhuǎn)換回其數(shù)字?jǐn)?shù)據(jù)表示的解碼器電路(圖3至圖5示出其實(shí)施例)。
本發(fā)明所解碼的DPPM信號DPPM是一種將以二進(jìn)制電路狀態(tài)(1和0)形式駐留在數(shù)字電路中的數(shù)據(jù)表示為一串每脈沖各自持續(xù)時間或?qū)挾缺硎緝晌?或多位)數(shù)據(jù)的交替的高和低脈沖信號的方法。DPPM信號調(diào)制技術(shù)在2004年4月29日提交的美國專利申請No.10/836,705中記載，該專利已經(jīng)轉(zhuǎn)讓給了本發(fā)明的受讓人。該在前申請還記載了適用于產(chǎn)生DPPM信號的示例性編碼器硬件，以及與這里所討論的不同的解碼器電路。
“雙相”是指在DPPM信號中信息以高持續(xù)脈沖和低持續(xù)脈沖兩者來發(fā)送這一事實(shí)。大多數(shù)脈沖寬度調(diào)制方案都簡單地變化高持續(xù)脈沖的寬度，并因此實(shí)際上只調(diào)制了占空比。DPPM獨(dú)立調(diào)制高持續(xù)脈沖和低持續(xù)脈沖兩者的寬度，從而各個“周期”的高和低部分中編碼了不同的位組。因此，時鐘周期和占空比關(guān)于所生成的脈沖串已不再是有效的概念。
圖1示出了DPPM調(diào)制的一個示例性實(shí)施例，該實(shí)施例使用2位進(jìn)行編碼?？梢允褂靡唤M表示每種可能的雙位碼元值的不同脈沖寬度來編碼這些位對，例如，00＝4ns脈沖01＝6ns脈沖10＝8ns脈沖11＝10ns脈沖4、6、8和10ns脈沖寬度的選擇是任意的，并且也可以選擇4、5、6和7ns或者某些其它的脈沖寬度，前提是在DPPM信號傳輸?shù)慕邮斩说慕獯a電路能夠?qū)⒉煌拿}沖寬度相互區(qū)分開來。除了特定的解碼電路之外，在傳播環(huán)境中的過程變化、溫度/電壓變化、以及信號退化和噪聲也會對每脈沖所能夠編碼的位數(shù)構(gòu)成實(shí)際的限制。對于每脈沖編碼3位的DPPM信號而言，必須能夠正確地分辨8(＝23)種可能的脈沖寬度，而每脈沖編碼4位的信號就必須具有能被正確分辨的16(＝24)種可能的脈沖寬度。數(shù)據(jù)率可以認(rèn)為是每秒所編碼的位數(shù)(或者也可以認(rèn)為是每秒的脈沖數(shù))，這取決于每系統(tǒng)時鐘周期的脈沖數(shù)并取決于系統(tǒng)時鐘頻率。
DPPM本質(zhì)上是“無時鐘”的，這意味著能夠僅通過檢測與每個過渡相關(guān)的脈沖寬度來解碼數(shù)據(jù)。這意味著不需要隨數(shù)據(jù)發(fā)送時鐘，也不需要編碼以及從數(shù)據(jù)恢復(fù)時鐘。另外，在解碼電路內(nèi)也不需要具有時鐘。這在不同的芯片之間傳輸時限脈沖串時是主要的優(yōu)點(diǎn)，因為它免除了操縱可能引入時序變化和誤差幾率的時鐘的需要。唯一的時鐘考慮是在每個系統(tǒng)時鐘周期內(nèi)將發(fā)送數(shù)個脈沖“周期”這一事實(shí)。例如，圖2A和2B示出了在100ns系統(tǒng)時鐘周期中傳送18位數(shù)據(jù)(這里組織成9個雙位)的交替的高和低脈沖(5個高脈沖和4個低脈沖)的DPPM脈沖序列的示例。這18位可以形成例如一個16位數(shù)據(jù)字以及附于該數(shù)據(jù)字的2位糾錯碼。于是，每系統(tǒng)時鐘周期內(nèi)可以傳送一個數(shù)據(jù)字。
由于信息可以在脈沖串的正相和負(fù)相兩者上發(fā)送，所以DPPM本質(zhì)上是不歸0(或者不歸1)調(diào)制方案。然而，一般需要在每個這類序列結(jié)束時將系統(tǒng)時鐘周期內(nèi)所包含的脈沖序列歸0(或1)。當(dāng)如圖2A和2B的示例中那樣在要被表示為脈沖的字中的多位碼元的數(shù)目是奇數(shù)時，這種優(yōu)選方案最容易實(shí)現(xiàn)，因為作為最后一個脈沖的拖尾過渡，該序列中的最后一個碼元需要?dú)w0(或者歸1)。然而，如果編碼器插入了額外的脈沖并且解碼器忽略該額外的脈沖以強(qiáng)制回歸，則就不必遵循這一規(guī)則。
于是，DPPM方法將諸如雙位(N＝2)等若干N數(shù)據(jù)位組表示為指定寬度的信號脈沖。2N種可能的數(shù)據(jù)值各自對應(yīng)于2N種不同的脈沖寬度中的一個，并且交替的高和低信號脈沖可表示連續(xù)的N數(shù)據(jù)位組。信號編碼和解碼電路在信息內(nèi)容的數(shù)據(jù)位和信號脈沖表示之間進(jìn)行轉(zhuǎn)換。
為將數(shù)據(jù)位編碼為信號脈沖，首先將所接收到的數(shù)據(jù)字細(xì)分成若干N數(shù)據(jù)位組的有序序列，隨后將該序列中的每個組轉(zhuǎn)換成其相應(yīng)的信號脈沖表示，從而產(chǎn)生表示該數(shù)據(jù)的一系列高和低信號脈沖。執(zhí)行數(shù)據(jù)字到信號脈沖的轉(zhuǎn)換的一種方法是指定若干的信號脈沖過渡時間，且各個過渡時間對應(yīng)于前置過渡時間加上由對應(yīng)于當(dāng)前的M數(shù)據(jù)位組的指定脈沖寬度的，并隨后在這些指定的過渡時間產(chǎn)生信號脈沖過渡。2004年4月29日所提交的美國專利申請No.10/836,703中記載的并已轉(zhuǎn)讓給本發(fā)明的受讓人的示例性編碼器硬件就以這種方法來進(jìn)行轉(zhuǎn)換。
為將DPPM信號解碼回數(shù)據(jù)，需要確定每個高和低的信號脈沖的脈沖寬度，隨后將其轉(zhuǎn)換回若干N數(shù)據(jù)位組的有序序列，并重新組合成數(shù)據(jù)字。一種進(jìn)行這種轉(zhuǎn)換的方法由以下參考圖3至圖7的說明中所闡述的示例性解碼器硬件來實(shí)現(xiàn)的。
根據(jù)本發(fā)明的解碼器電路請參閱圖3，本發(fā)明的一個示例性DPPM解碼器電路處理在輸入43上所接收到的串行DPPM信號，以從輸出寄存器78獲得例如18位寬度的并行的數(shù)據(jù)輸出。高脈沖和低脈沖寬度解碼器47和48確定高和低脈沖各自的寬度(持續(xù)時間)。為解碼低持續(xù)脈沖，首先由反相器45將傳入的DPPM信號反相，隨后將反相的信號發(fā)送給低脈沖寬度解碼器48。各個解碼器只對高脈沖進(jìn)行操作。當(dāng)DPPM信號被反相時，低脈沖就變成為高脈沖并且由解碼器48對其進(jìn)行操作。因此，可以采用基本相同的子電路獨(dú)立解碼高和低脈沖。此外，只利用行經(jīng)延遲鏈的上升沿來解碼DPPM信號。從而避免了可能因與例如在脈沖寬度解碼器47和48中所使用的延遲鏈49(見圖4)等中的非對稱的時序上升和下降邊沿相關(guān)聯(lián)的非對稱時序而導(dǎo)致的問題。并且，每個解碼器47和48在另一解碼器處理其脈沖的周期中有時間重新初始化其觸發(fā)器55A至C(見圖4)。
由寬度解碼器47和48確定的脈沖寬度由相應(yīng)解碼器作為二位輸出67和68提供，分別表示為高和低脈沖數(shù)據(jù)DATA_H和DATA_L。這些對應(yīng)于各個脈沖的數(shù)據(jù)被連續(xù)加載到5×2串行輸入并行輸出的移位寄存器71和72中。用于這些移位寄存器71和72的相應(yīng)時鐘H_SFT_CLK和L_SFT_CLK控制著這些數(shù)據(jù)位對的串行移入。并行輸出始終是可用的，但是僅在接收到加載時鐘信號LOAD_CLK之后才被加載到寄存器78中。在以18位字提供信號數(shù)據(jù)的一個實(shí)施例中，不使用低脈沖移位寄存器72中的最右邊一對寄存器的位置。而是可以改為使用4×2移位寄存器。
SYS_CLK是在DPPM解碼器外部所產(chǎn)生的系統(tǒng)時鐘。LOAD_CLK為也是在DPPM解碼器外部所產(chǎn)生的加載時鐘。這些時鐘提供了并行輸出寄存器78的內(nèi)部時序和加載控制。可以用交織的方式將來自高脈沖和低脈沖移位寄存器71和72的若干數(shù)據(jù)位對加載到寄存器78中，使得對應(yīng)于高脈沖的位被加載到寄存器78的位17、16、13、12、9、8、5、4、1和0的位置，而對應(yīng)于低脈沖的位被加載到寄存器78的位15、14、11、10、7、6、3和2的位置。
請參閱圖4，數(shù)據(jù)的值一般是通過檢測與每個脈沖的前沿相關(guān)的脈沖寬度來確定的，因此，正如以上所討論的，在接收器處就不再需要額外的時鐘、時鐘線、時鐘編碼或者時鐘恢復(fù)電路來進(jìn)行解碼。事實(shí)上，在本解碼器中，將傳入的數(shù)據(jù)脈沖與相同脈沖的延遲版本相比較，從而消除了在操縱或恢復(fù)時鐘時引入誤差的幾率。表示數(shù)據(jù)的已調(diào)制信號被管道式傳送通過短延遲鏈，并且輸出被用于與未延遲信號相比較。
更具體的說，高脈沖和低脈沖寬度解碼器47和48(見圖3)各自包括具有總數(shù)為N+1個抽頭輸出的延遲鏈49，其中N-1個輸出表示延遲鏈的不級，其中N是表示已編碼數(shù)據(jù)的不同延遲值的數(shù)目(例如，對于二位編碼而言，N＝4)。設(shè)置抽頭輸出T2和T3以復(fù)位寄存器55A-C并控制移位寄存器71和72(見圖3)。
要可靠地確定脈沖寬度，適當(dāng)?shù)难舆t數(shù)值是十分重要的。邏輯門的驅(qū)動強(qiáng)度，連接線的布局安排以及其它處理因素都會影響DPPM信號驅(qū)動邏輯“與”門51A-C的時序。因此，在各個脈沖寬度解碼器47和48中的去歪斜(de-skew)模塊44和46允許獨(dú)立微調(diào)DPPM信號的延遲以例如考慮在延遲鏈49中的過程變化。一個去歪斜模塊44引向延遲鏈49，而另一個去歪斜模塊46則引向“與”門51A-C。去歪斜的量可可由例如調(diào)諧各個模塊44和46中的微動電路的寄存器(未顯示)來控制。在延遲鏈49或者其路徑中的任何邏輯慢于預(yù)期的情形中，可由模塊46調(diào)慢未延遲的信號以使之相匹配。類似地，如果未延遲信號的傳播路徑慢于預(yù)期的話，則可以由模塊44來調(diào)慢延遲鏈49的輸出使之相匹配。除了這些與延遲DPPM信號相關(guān)聯(lián)的時序要求以外，解碼器對時序變化的容差相對較好。由于沒有與采樣電路相關(guān)聯(lián)的建立和保持的要求，該解碼器可以最大化工作窗口，從而簡化了要由去歪斜模塊44和46提供的調(diào)整。
正如在圖4中所看到的，數(shù)據(jù)脈沖的上升沿通過延遲鏈49發(fā)送并且出現(xiàn)在T4、T6和T8，它們被提供給“與”門51A-C的第一輸入。來自信號輸入43的未延遲數(shù)據(jù)脈沖被提供給“與”門51A-C的第二輸入?！芭c”門51A-C將不同地延遲的脈沖與未延遲脈沖相比較，以獲得可指示脈沖寬度的信號，正如在圖5A-5D中所看到的。
在圖5A中，DPPM脈沖具有4ns的寬度。延遲抽頭T4、T6和T8都產(chǎn)生至少4ns的延遲，至此未延遲脈沖已經(jīng)結(jié)束。因此，“與”門輸出全部為低。在圖5B中，DPPM脈沖具有6ns的寬度。延遲4ns的脈沖在未延遲信號結(jié)束之前開始，使得T4抽頭的“與”門51C產(chǎn)生輸出脈沖T4_AND。對應(yīng)于6ns和8ns延遲的所有其它“與”門都保持為低，因為未延遲信號輸入已經(jīng)在6ns處結(jié)束。在圖5C中，DPPM脈沖具有8ns的寬度。因此，對應(yīng)于T6和T4抽頭的“與”門51B-C產(chǎn)生輸出脈沖T6_AND和T4_AND，而接收T8抽頭的“與”門51A則保持為低。最后，在圖5D中，DPPM脈沖具有10ns的寬度。因為來自抽頭T4、T6和T8的所有三個延遲信號都在未延遲脈沖結(jié)束之前開始其脈沖，所以所有三個“與”門51A-C都產(chǎn)生脈沖輸出T8_AND、T6_AND和T4_AND。
將來自邏輯“與”門51A-C的輸出提供給相應(yīng)的可復(fù)位D觸發(fā)寄存器55A-C的時鐘輸入。這些觸發(fā)器可以通過復(fù)位信號H_REG_RST(類似地，對于低脈沖寬度解碼器中相應(yīng)的觸發(fā)器而言是復(fù)位信號L_REG_RST)在反相的前一脈沖的延遲T3復(fù)位到第一狀態(tài)(例如，低)?；蛘撸|發(fā)器也可以在來自當(dāng)前脈沖相位的抽頭T4的脈沖開始之前足以確保觸發(fā)器確實(shí)被預(yù)置的任何時間被復(fù)位。觸發(fā)器也具有用于接收對應(yīng)于與第一狀態(tài)相反的第二狀態(tài)(例如，高)的電壓電平。在本文所示出的該示例性實(shí)施例中，觸發(fā)器被預(yù)置為低，并且連結(jié)在一為高的數(shù)據(jù)輸入上。然而，它們也可以很容易地預(yù)置為高并連結(jié)在低上。每當(dāng)觸發(fā)器由“與”門的輸出脈沖定時觸發(fā)，它就將取其數(shù)據(jù)輸入處提供的第二狀態(tài)。只要“與”門不產(chǎn)生輸出脈沖，相應(yīng)的觸發(fā)器就仍保持在先前由復(fù)位信號所建立的其第一狀態(tài)。因此，觸發(fā)寄存器55A-C存儲著對應(yīng)于各種信號延遲的比較結(jié)果。
來自觸發(fā)器55A-C的表示對應(yīng)于4ns、6ns和8ns延遲的比較結(jié)果D4、D6和D8因此共同表示DPPM信號脈沖的脈沖寬度的Q數(shù)據(jù)輸出被提供給解碼邏輯65，由其將共同結(jié)果轉(zhuǎn)換成對應(yīng)于所確定脈沖寬度的二位輸出DATA_H(或者對應(yīng)于低脈沖的DATA_L)。圖6所示的示例性解碼邏輯65可實(shí)現(xiàn)以下真值表

請參閱圖7，因為DPPM信號實(shí)際上是一系列脈沖，所以“與”門51A-C(見圖4)會在除了目標(biāo)脈沖之外還產(chǎn)生一些假脈沖。解碼器必須過濾掉這些假脈沖。在該示例中，6ns高脈沖81之后跟著4ns低脈沖83，隨后跟著另一個6ns高脈沖85。高脈沖81和85從邏輯“與”門51C的輸出T4_AND產(chǎn)生目標(biāo)脈沖輸出91和95。其它邏輯“與”門51A-B應(yīng)該沒有脈沖，然而卻產(chǎn)生了兩個假脈沖97和99。這是由于與第一個高脈沖81相關(guān)連的延遲信號與未延遲的第二個高脈沖85進(jìn)行了不適當(dāng)?shù)谋容^。(脈沖寬度解碼器48對低脈沖83進(jìn)行解碼。)過濾假脈沖是通過使解碼器的觸發(fā)器55A-C在目標(biāo)窗口之外保持在復(fù)位模式來實(shí)現(xiàn)的。將觸發(fā)器保持在復(fù)位模式，就能使假脈沖97和99不會改變觸發(fā)器的狀態(tài)。過濾周期的開始不遲于第二個高脈沖的開始。過濾周期在與在前的延遲脈沖重疊的所有危險過去之后但在目標(biāo)的真脈沖95發(fā)生之前結(jié)束。已經(jīng)發(fā)現(xiàn)，對于該復(fù)位信號而言，使用反相的插入脈沖83的延遲版本是十分理想的，因為插入脈沖的持續(xù)時間確立了下一個脈沖開始的時間并且還確定與在先各延遲脈沖相重疊的可能性。在圖3所示的雙解碼器的實(shí)現(xiàn)中，高脈沖寬度解碼器47為低脈沖寬度解碼器48提供復(fù)位信號，反之亦然。特別是，解碼器47和48各自使用來自另一解碼器的延遲鏈49的抽頭T3來獲得用于復(fù)位其觸發(fā)器55A-C的相應(yīng)H_REG_RST和L_REG_RST信號。以此方式，類似于97和99的假脈沖就不會再寄存于觸發(fā)器55A-C中。
本發(fā)明的DPPM解碼器不需要采樣傳入的脈沖串，僅僅只需要使用邏輯門來比較脈沖的延遲和未延遲版本并且寄存比較的結(jié)果。涉及采樣的解碼方案一般都要求延遲脈沖的前沿仔細(xì)地對齊未延遲脈沖，以使得采樣邊沿發(fā)生在任意兩個連續(xù)大小的脈沖寬度充分之間處，以防止在確定給定脈沖所表示的數(shù)據(jù)時產(chǎn)生歧義。本文所提出的DPPM解碼器不依賴于采樣，而是依賴于比較所重疊的脈沖，唯一的時序要求是任何重疊都必須足夠大以生成滿足存儲比較結(jié)果的觸發(fā)器的時鐘輸入的最小脈沖需求的脈沖。于是，本發(fā)明的解碼器對因電路的設(shè)計、布局和制造所導(dǎo)致的時序誤差可具有較大的容差。
本發(fā)明的DPPM解碼器可應(yīng)用于提供處理器和外圍設(shè)備之間的串行數(shù)據(jù)鏈路的串行至并行接口中，諸如在移動電話、數(shù)字相機(jī)等設(shè)備中所常見的。例如，解碼器可以接收來自微處理器或者相機(jī)傳感器的串行數(shù)據(jù)，并且將經(jīng)解碼的數(shù)據(jù)呈遞給LCD顯示器或者存儲器設(shè)備?？捎懈鞣N各樣的此類應(yīng)用，因為數(shù)據(jù)的DPPM傳輸可以減少在電路板上器件之間必須排布的大量走線，并且允許在相對較低的功耗下實(shí)現(xiàn)高數(shù)據(jù)率。
雖然本發(fā)明已經(jīng)以N＝2的示例性電路為例進(jìn)行了說明，但是本領(lǐng)域技術(shù)人員很容易預(yù)見可以根據(jù)通過相應(yīng)增加延遲抽頭、邏輯“與”門以及觸發(fā)器的數(shù)目以及改變解碼邏輯65對任意N值所需的對該電路的修改。
權(quán)利要求
1.一種脈沖寬度確定電路模塊，包括適用于產(chǎn)生DPPM信號的相對于信號脈沖前沿的一組指定的延遲的裝置，所述指定的延遲被選擇成對應(yīng)于一組可能的N位數(shù)據(jù)值的預(yù)期脈沖過渡時間中除最長的那一個以外的其它所有預(yù)期脈沖過渡時間；一組邏輯“與”門，每個所述邏輯“與”門具有被耦合成接收無延遲的DPPM信號的第一輸入和被耦合成接收具有所述指定延遲之一的DPPM信號的第二輸入，每個所述邏輯“與”門還具有一個輸出；一組寄存器，每個所述寄存器具有用于在每個DPPM信號脈沖開始時將該寄存器復(fù)位到已知狀態(tài)的復(fù)位輸入、被連結(jié)成接收與所述已知狀態(tài)相反的值的數(shù)據(jù)輸入、耦合到相應(yīng)邏輯“與”門的輸出的時鐘輸入、和寄存器輸出；以及，邏輯裝置，它耦合到來自所述一組寄存器的寄存器輸出，用于將一組寄存的狀態(tài)轉(zhuǎn)換成每個DPPM信號脈沖所對應(yīng)的N位數(shù)據(jù)值。
2.如權(quán)利要求1所述的DPPM解碼器電路，其特征在于，所述用于產(chǎn)生一組指定延遲的裝置包括配置成接收DPPM信號脈沖并將其傳播至多個抽頭的延遲鏈。
3.一種雙相脈沖調(diào)制(DPPM)解碼器電路，包括DPPM信號輸入，它配置成接收由一系列對應(yīng)于N位的數(shù)據(jù)位組的指定寬度的交替的高和低信號脈沖構(gòu)成的DPPM信號；信號反相器，它耦合到所述DPPM信號輸入；高和低脈沖寬度確定電路模塊，它耦合到所述DPPM信號輸入，所述低脈沖寬度確定電路模塊經(jīng)由所述信號反相器耦合到所述DPPM信號輸入，每個所述脈沖寬度確定電路模塊被構(gòu)造成輸出對應(yīng)于相應(yīng)高和低信號脈沖的脈沖寬度的N位數(shù)據(jù)值；以及，并行輸出寄存器，它耦合到所述高和低脈沖寬度確定電路模塊，所述并行輸出寄存器被配置成接收和交織所述N位數(shù)據(jù)值并輸出對應(yīng)于所述DPPM信號的數(shù)據(jù)字；每個所述脈沖寬度確定電路模塊具有適用于產(chǎn)生所述DPPM信號的相對于信號脈沖前沿的一組指定的延遲的裝置，所述指定的延遲可被選擇成對應(yīng)于一組可能的N位數(shù)據(jù)值的預(yù)期脈沖過渡時間中除最長的那一個以外的其它所有預(yù)期脈沖過渡時間；一組邏輯“與”門，每個所述邏輯“與”門具有耦合成接收無延遲的DPPM信號的第一輸入和耦合成接收具有所述指定延遲之一的DPPM信號的第二輸入，每個所述邏輯“與”門還具有一個輸出；一組寄存器，每個所述寄存器具有用于在每個DPPM信號脈沖開始時將該寄存器復(fù)位到已知狀態(tài)的復(fù)位輸入、被連結(jié)成接收與所述已知狀態(tài)相反的值的數(shù)據(jù)輸入、耦合到相應(yīng)的邏輯“與”門的輸出的時鐘輸入、以及一寄存器輸出；以及，邏輯裝置，它耦合到來自所述一組寄存器的寄存器輸出，用于將所述一組寄存的狀態(tài)轉(zhuǎn)換成每個DPPM信號脈沖所對應(yīng)的N位數(shù)據(jù)值。
4.如權(quán)利要求3所述的DPPM解碼器電路，其特征在于，所述用于產(chǎn)生一組指定延遲的裝置包括被配置成接收DPPM信號脈沖并將其傳播至多個抽頭的延遲鏈。
5.如權(quán)利要求3所述的DPPM解碼器電路，其特征在于，所述在一個脈沖寬度確定電路模塊中的每個寄存器的復(fù)位輸入被耦合成從另一個脈沖寬度確定電路模塊接收延遲的DPPM信號，所述延遲的DPPM信號至多具有小于所述一組可能的數(shù)據(jù)值的最短預(yù)期脈沖過渡時間的延遲。
6.如權(quán)利要求3所述的DPPM解碼器電路，其特征在于，還包括移位寄存器，所述移位寄存器被配置成接收相同電平的連續(xù)的高或低脈沖的數(shù)據(jù)值，并將所述數(shù)據(jù)值加載至所述并行輸出寄存器。
7.一種確定信號脈沖寬度的方法，包括將所接收到的DPPM信號提供給2N-1個邏輯“與”門各自的第一輸入；將所接收到的DPPM信號延遲多個指定的延遲時間，并將每個延遲的DPPM信號提供給一不同的邏輯“與”門的第二輸入，所述延遲時間被選為對應(yīng)于一組2N個可能的離散脈沖寬度的預(yù)期脈沖過渡時間中除最長的那一個以外的其它所有預(yù)期的脈沖過渡時間；將經(jīng)反相和延遲的DPPM信號作為復(fù)位輸入提供給2N-1個觸發(fā)寄存器中的每一個，所述延遲小于所述一組離散脈沖寬度的最短預(yù)期脈沖過渡時間；將來自每個所述邏輯“與”門的輸出提供給所述觸發(fā)寄存器中相應(yīng)的一個的時鐘輸入，所述寄存器具有連結(jié)到與所述寄存器的復(fù)位狀態(tài)相反的值的數(shù)據(jù)輸入，從而根據(jù)所述DPPM信號脈沖的長度，寄存器狀態(tài)被或者不被翻轉(zhuǎn)成相反的狀態(tài)；以及，將所述觸發(fā)寄存器的一組信號狀態(tài)邏輯轉(zhuǎn)換成每個信號脈沖相應(yīng)的N位數(shù)據(jù)值。
8.一種操作雙相脈沖調(diào)制(DPPM)解碼器電路以將一系列信號脈沖轉(zhuǎn)換成數(shù)據(jù)的方法，包括接收一系列交替的高和低信號脈沖形式的DPPM信號，每個所述高或低信號脈沖所具有的特征是2N種可能的離散脈沖寬度中的任何一種唯一地對應(yīng)于N位的數(shù)據(jù)位組的2N種可能的數(shù)據(jù)值；將所述DPPPM信號與所述DPPM信號的對應(yīng)于多個延遲時間中的每一個的延遲版本相比較，以確定每個所述信號脈沖的脈沖寬度以及相應(yīng)的M位數(shù)據(jù)值，所述比較包括(a)將所接收到的DPPM信號提供給2N-1個邏輯“與”門各自的第一輸入；(b)將所接收到的DPPM信號延遲多個指定的延遲時間，并將每個延遲的DPPM信號提供給一不同的邏輯“與”門的第二輸入，所述延遲時間被選擇成對應(yīng)于一組2N個可能的離散脈沖寬度的預(yù)期脈沖過渡時間中除最長的一個以外的其它所有預(yù)期脈沖過渡時間；(c)將經(jīng)反相和延遲的DPPM信號作為復(fù)位輸入提供給2N-1個觸發(fā)寄存器中的每一個，所述延遲小于所述一組離散脈沖寬度的最短預(yù)期脈沖過渡時間；(d)將來自每個所述邏輯“與”門的輸出提供給所述觸發(fā)寄存器中相應(yīng)的一個的時鐘輸入，所述寄存器具有連結(jié)到與所述寄存器的復(fù)位狀態(tài)相反的值的數(shù)據(jù)輸入，從而根據(jù)所述DPPM信號脈沖的長度，所述寄存器的狀態(tài)被或不被翻轉(zhuǎn)成相反的狀態(tài)；以及(e)將所述觸發(fā)寄存器的一組信號狀態(tài)邏輯轉(zhuǎn)換成每個信號脈沖相應(yīng)的N位數(shù)據(jù)值；以及將連續(xù)的N位數(shù)據(jù)值組合成數(shù)據(jù)字。
9.如權(quán)利要求8所述的方法，其特征在于，所述將低脈沖轉(zhuǎn)換成數(shù)據(jù)是由與將高脈沖轉(zhuǎn)換成數(shù)據(jù)的電路模塊分離的電路模塊進(jìn)行的，所述各電路模塊是基本相同的，并且所述DPPM信號在由專用于轉(zhuǎn)換所述低脈沖的電路模塊接收之前被反相。
10.如權(quán)利要求8所述的方法，其特征在于，所述將連續(xù)的N位數(shù)據(jù)值組合成數(shù)據(jù)字包括，將從每個信號脈沖獲得的數(shù)據(jù)值加載至移位寄存器并且在每個系統(tǒng)時鐘周期結(jié)束之時輸出所述移位寄存器的任何內(nèi)容，每個所述系統(tǒng)時鐘周期的特征在于所接收到的DPPM信號的多種信號脈沖表示數(shù)據(jù)字。
全文摘要
一種雙相脈沖調(diào)制(DPPM)解碼器電路(見圖3)可處理一系列其脈沖寬度表示連續(xù)的若干M數(shù)據(jù)位組(例如，00、01、10、11)的高和低脈沖形式的DPPM信號，以便于恢復(fù)該信號所攜帶的數(shù)據(jù)。M位組的文檔編號H03K7/08GK101065902SQ200580038232
公開日2007年10月31日 申請日期2005年8月8日 優(yōu)先權(quán)日2004年9月8日
發(fā)明者D·S·科恩 申請人:愛特梅爾股份有限公司