專利名稱：高頻分頻器狀態(tài)糾正的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及錯(cuò)誤糾正，更具體地，涉及狀態(tài)機(jī)電路中的錯(cuò)誤糾正。
背景技術(shù)：
有一種稱為高頻分頻器(high frequency divider)的增量器。在高頻分頻器中，增量器內(nèi)的值以預(yù)定方式改變，但不一定通過數(shù)學(xué)相加或相減。例如，000000可以是第一狀態(tài)，000001可以是第二個(gè)數(shù)，000011可以是第三，000111可以是第四，001111可以是第五、011111可以是第六，111111可以是第七，011111可以是第八狀態(tài)，等等。這些值可以表示方波的生成，盡管其它使用也有可能。從狀態(tài)值到狀態(tài)值的具體增加是高頻分頻器的內(nèi)部邏輯的函數(shù)。
然而，高頻分頻器存在問題。一個(gè)這樣的問題是系統(tǒng)是否是以無效狀態(tài)開始。例如，如果以狀態(tài)010101開始怎么辦？這可能發(fā)生在系統(tǒng)第一次加電時(shí)，因?yàn)橄到y(tǒng)內(nèi)的鎖存器的狀態(tài)可能是不確定的。或者，可能發(fā)生諸如電磁脈沖的災(zāi)難性事件。如果其發(fā)生，則可以迫使通過8分頻(divide)計(jì)數(shù)器內(nèi)的狀態(tài)進(jìn)入不希望有(undesired)的狀態(tài)。
然而，在傳統(tǒng)的技術(shù)中，如果保持為不糾正，則狀態(tài)將從一個(gè)不希望有的狀態(tài)循環(huán)到另一個(gè)不希望有的狀態(tài)，而總是不變?yōu)槠谕?desired)的狀態(tài)和返回到軌道上。可以復(fù)位該系統(tǒng)，并可以使預(yù)先加載的“種子”狀態(tài)進(jìn)入到系統(tǒng)。然而，如果初始“種子”狀態(tài)由于某種原因而不準(zhǔn)確，則這在時(shí)間方面上是昂貴的主張，并且錯(cuò)誤可逐漸產(chǎn)生。如果電磁脈沖將電路內(nèi)的狀態(tài)改變到無效狀態(tài)或序列，則應(yīng)該刪除這個(gè)無效狀態(tài)或序列，其花費(fèi)了額外的時(shí)間和電路區(qū)，并且造成系統(tǒng)復(fù)位，這也花費(fèi)額外的時(shí)間。

發(fā)明內(nèi)容
因此，需要以解決與現(xiàn)有技術(shù)相關(guān)聯(lián)的至少部分問題的方式來確保在一定數(shù)量的狀態(tài)轉(zhuǎn)換之后到達(dá)預(yù)期狀態(tài)。
本發(fā)明提供了一種狀態(tài)電路。第二觸發(fā)器被耦接到第一觸發(fā)器。狀態(tài)糾正電路被耦接到第二觸發(fā)器的輸出。第三觸發(fā)器被耦接到狀態(tài)糾正電路的輸出。第四觸發(fā)器被耦接到第三觸發(fā)器的輸出。
本發(fā)明還提供了狀態(tài)糾正。從觸發(fā)器接收狀態(tài)電路中的第一值。將所接收的值傳送到第二觸發(fā)器。如果出現(xiàn)錯(cuò)誤條件，則在第二觸發(fā)器內(nèi)變更所接收的值。將所接收的值傳送到第三觸發(fā)器。在一方面，被傳送到第三觸發(fā)器的接收值包括未變更的接收值。另一方面，被傳送到第三觸發(fā)器的接收值包括已變更的接收值。


為了更全面地理解本發(fā)明以及其優(yōu)點(diǎn)，現(xiàn)在參考下面結(jié)合附圖的詳細(xì)描述，其中圖1A示意性示出所允許的和不允許的8分頻狀態(tài)流；圖1B示意性地示出所允許的和不允許的6分頻狀態(tài)流；圖2圖解具有狀態(tài)糾正的8分頻狀態(tài)流糾正電路；圖3圖解傳統(tǒng)的D觸發(fā)器；圖4圖解了為錯(cuò)誤糾正而配置的D觸發(fā)器；圖5圖解分頻器電路的替換實(shí)施例；以及圖6圖解了圖2的觸發(fā)器的外部和內(nèi)部狀態(tài)的各種時(shí)序圖。
具體實(shí)施例方式
在接下來的論述中，陳述了許多特定細(xì)節(jié)，以便提供對本發(fā)明的全面理解。然而本領(lǐng)域技術(shù)人員將理解，可以在沒有這些特定細(xì)節(jié)的情況下實(shí)踐本發(fā)明。在其它例子中，已經(jīng)將公知部件圖解為示意圖或者框圖形式，以便不使本發(fā)明遮蔽在不必要的細(xì)節(jié)中。此外，對于大多數(shù)部分，已經(jīng)省略了有關(guān)網(wǎng)絡(luò)通信、電磁信令技術(shù)等的細(xì)節(jié)，因?yàn)檎J(rèn)為這樣的細(xì)節(jié)對獲得對本發(fā)明的全面理解不是必須的，并認(rèn)為其在本領(lǐng)域的普通技術(shù)人員的理解范圍之內(nèi)。
在這個(gè)說明書的剩余部分，處理單元(PU)可以是裝置中僅有的計(jì)算處理器。在這樣的情況下，通常將PU稱為MPU(主處理單元)。該處理器單元也可以是根據(jù)某些方法學(xué)或者為給定的計(jì)算裝置而開發(fā)的算法來共享計(jì)算負(fù)載的許多處理單元中的一個(gè)。對于這個(gè)說明書的剩余部分，除非另外指示，對處理器的所有引用將使用術(shù)語MPU，而不管MPU是裝置中僅有的計(jì)算部件還是與其它MPU共享的計(jì)算元件。
還要注意的是，除非另外指示，可以以硬件或者軟件、或者其某些組合來執(zhí)行這里描述的所有功能。然而，在優(yōu)選實(shí)施例中，除非另外指示，由諸如計(jì)算機(jī)或者電子數(shù)據(jù)處理器之類的處理器根據(jù)諸如計(jì)算機(jī)程序代碼之類的代碼、軟件來執(zhí)行這些功能，和/或由被編碼以執(zhí)行這些功能的集成電路來執(zhí)行這些功能。
轉(zhuǎn)向圖1A，公開了具有允許的和不允許的狀態(tài)的8分頻狀態(tài)流圖。在圖1A中，在特別定義的狀態(tài)或者一組狀態(tài)出現(xiàn)之后，不允許的狀態(tài)流轉(zhuǎn)換到允許的狀態(tài)流。通常，參考圖1A，檢測到特別定義的非允許的狀態(tài)，如00110011或者00110000，并且在高頻分頻器電路內(nèi)出現(xiàn)值的內(nèi)部改變，從而將內(nèi)部D鎖存器的狀態(tài)突跳到期望的狀態(tài)，如00000001或者10000000，而不是傳統(tǒng)技術(shù)中的結(jié)果00011001或者10011000。
例如，在圖1A中，如果在加電時(shí)出現(xiàn)不希望有的狀態(tài)01100111將會(huì)怎樣？通過電路的內(nèi)部邏輯(右移，然后將從最右邊的位移位并繞回到最左邊位的值反相)，這將變成第二不允許狀態(tài)00110011。然后，通過類似的邏輯，這將轉(zhuǎn)換到00011001。然而，圖1A的轉(zhuǎn)換解決了這個(gè)問題。
現(xiàn)在轉(zhuǎn)向圖1B，圖解了6分頻狀態(tài)流。在特別定義的狀態(tài)出現(xiàn)之后，不允許的狀態(tài)流轉(zhuǎn)換到允許狀態(tài)流。通常，參考圖1B，檢測特別定義的不允許狀態(tài)為001100，電路轉(zhuǎn)換到允許的狀態(tài)100000，而不是不允許的狀態(tài)100110。
現(xiàn)在轉(zhuǎn)向圖2，圖解了8分頻狀態(tài)電路200。D型觸發(fā)器(DFF)1 215具有從時(shí)鐘源235輸入到其C輸入的時(shí)鐘信號。DFF1 215的Q輸出(q1信號狀態(tài))耦接到DFF2 220的D輸入。DFF1 220的Q輸出(q2信號狀態(tài))耦接到DFF3 225的D輸入。DFF3 225的Q輸出(q3信號狀態(tài))耦接到DFF4 230的D輸入。DFF4 230的Q反相輸出(q4信號狀態(tài))反饋到并耦接至DFF1 215的D輸入。
DFF1、DFF2、DFF3和DFF4 215、220、225、230的Q狀態(tài)耦接到邏輯操作器210。邏輯操作器210耦接到DFF2 220的門(gate)。在其它實(shí)施例中，僅使用觸發(fā)器215、220、以及225。門存儲器205可用于引入時(shí)間延遲。否則，將存在基本上同時(shí)反饋的問題，并且邏輯狀態(tài)可能不集中，這是錯(cuò)誤條件。這個(gè)配置使?fàn)顟B(tài)能夠從不希望有的狀態(tài)轉(zhuǎn)換到圖1A的期望狀態(tài)。
現(xiàn)在轉(zhuǎn)向圖3，圖解了諸如DFF1 215、DFF3 225、以及DFF4 230之類的傳統(tǒng)D觸發(fā)器的內(nèi)部工作300。如關(guān)于觸發(fā)器圖解的，有兩個(gè)輸入輸入1(D，用于數(shù)據(jù)輸入)和輸入2(C，用于時(shí)鐘輸入)。觸發(fā)器具有作為存儲裝置的適用性。觸發(fā)器DFF3 225實(shí)際上包括2個(gè)不同的鎖存器310和320。
本領(lǐng)域的技術(shù)人員將理解，如果通過時(shí)鐘信號使能觸發(fā)器，則觸發(fā)器將把信號數(shù)據(jù)狀態(tài)從輸入傳遞到關(guān)于數(shù)據(jù)的輸出，或者Q線。然而，如果通過時(shí)鐘信號使觸發(fā)器無效，則將不會(huì)把輸入的D值傳播到輸出，作為替代，先前存儲的D值將是D輸入的輸出。
在關(guān)于DFF1 215的圖3中，例如，有兩個(gè)串聯(lián)耦接的D鎖存器，鎖存器310和鎖存器320。如果D的輸入值是1，并且使能了時(shí)鐘值，則qint1值也與D值相同，并且qintb值是qint1的反相值。然而，由于邏輯“非”操作器330，使第二D鎖存器320無效。這意味著，無論qint值在這個(gè)電路中是什么，先前的qint值都是作為Q值而輸出的。換言之，當(dāng)時(shí)鐘為“高”時(shí)，DFF1 215的輸出不能改變，因?yàn)槠洹坝洃洝辈⑤敵鲈撓惹盃顟B(tài)。
然而，例如，在下一個(gè)時(shí)鐘脈沖中，輸入時(shí)鐘脈沖變“低”。因此，輸入數(shù)據(jù)沒有從數(shù)據(jù)輸入傳播到這個(gè)觸發(fā)器中的Q或者qint輸出，并且這個(gè)第一D鎖存器310保留了先前時(shí)鐘周期的qint值。然而，因?yàn)檩斎霑r(shí)鐘值被反相到“高”，所以第二觸發(fā)器將qint值傳播到輸出Q，即值“3”。因此，對于DFF1 215要改變輸出狀態(tài)，至少花費(fèi)一個(gè)完全時(shí)鐘周期，并且它僅接受來自交替時(shí)鐘周期的狀態(tài)作為輸入數(shù)據(jù)。
轉(zhuǎn)回到圖2，這意味著在該系統(tǒng)中可使用例如值00000011。在下一個(gè)時(shí)鐘周期，值變?yōu)?0000001。如上面已說明，存在被圖解為無下劃線的內(nèi)部狀態(tài)(qint1、qint2、qint3)等、和圖解為有下劃線的狀態(tài)q1、q2、q3等。因?yàn)樵贒FF4 230的輸出上出現(xiàn)的反相，所以狀態(tài)改變，其中DFF4 230的輸出作為數(shù)據(jù)反饋到DFF1 215的D端口。如通過圖1A圖解的期望狀態(tài)轉(zhuǎn)換所看出的，狀態(tài)步進(jìn)通過該系統(tǒng)，最后的觸發(fā)器反相，并將反相的值傳輸?shù)捷斎搿?br> 然而，如果出現(xiàn)不希望有的狀態(tài)，則系統(tǒng)200可以如下工作。例如，如果傳統(tǒng)的8分頻系統(tǒng)以01100111作為其開始狀態(tài)將會(huì)怎樣？然后，傳統(tǒng)的系統(tǒng)將轉(zhuǎn)換到也為無效狀態(tài)的00110011，在沒有糾正的情況下這將進(jìn)一步轉(zhuǎn)換到00011001。
然而，將圖2的邏輯配置為轉(zhuǎn)換到00000001而不是00011001，這是允許的狀態(tài)。在圖2中，狀態(tài)00xxxxxx的第二位用于重寫這個(gè)狀態(tài)中的接下來的3位，從而變成00000xxx。類似地，無效狀態(tài)00110000轉(zhuǎn)換到10000000而不是10011000。換言之，第一輸出狀態(tài)(q1)也變成q2內(nèi)和q2出和q3內(nèi)，如將在圖1A中圖解這一點(diǎn)。
系統(tǒng)200檢測無效狀態(tài)可以如下。將輸出q1、q2(已反相的)和q3輸入到“或”210。當(dāng)xxxxxxxx(“x”可變)的值為x0x1x0xx時(shí)，“或”門輸出變?yōu)樨?fù)，輸出無效b(invalidb)狀態(tài)變低，并且使能從不允許狀態(tài)到允許狀態(tài)的轉(zhuǎn)換。暫時(shí)轉(zhuǎn)向圖1A，如圖1A所示，這個(gè)轉(zhuǎn)換在00110011和00110000二者上都發(fā)生，并且只有在這些狀態(tài)下，才發(fā)生到期望狀態(tài)的轉(zhuǎn)換。
現(xiàn)在轉(zhuǎn)向圖4，圖解了DFF 220的鎖存器410、420的內(nèi)部工作400，其中DEF 220為邏輯操作器210檢測到特定的錯(cuò)誤狀態(tài)條件時(shí)出現(xiàn)狀態(tài)轉(zhuǎn)換的觸發(fā)器。用“異或”430代替圖3的“非”邏輯操作器(反相器)330。如本領(lǐng)域的技術(shù)人員所理解的，如果兩個(gè)值不同，則“異或”給出真值，如果兩個(gè)輸入值相同，則為假值(零值)。在圖2的上下文內(nèi)，這意味著“或”輸出對于允許特定的預(yù)定義的非允許狀態(tài)為0，而對于允許的狀態(tài)或者非特定的非允許狀態(tài)為1。然后，這將“門”值變?yōu)镈FF2 220觸發(fā)器。
在圖4中，當(dāng)“或”門210輸出的門值是“1”，而C值輸入是“1”時(shí)，輸出值是“0”，這意味著觸發(fā)器220如現(xiàn)有技術(shù)的觸發(fā)器一樣工作，而“異或”如反相器一樣工作。類似地，如果門值是“1”，且C值輸入是“0”，則輸出值是“1”，這意味著“異或”邏輯操作器430所起的作用如對C值的反相器。
在圖4中，當(dāng)門值是“0”，且C值輸入是“1”時(shí)，“異或”輸出值是“1”，這意味著觸發(fā)器220不象現(xiàn)有技術(shù)觸發(fā)器一樣工作，并且將相同的D值通過D1鎖存器1和D鎖存器2二者傳播。類似地，如果門值是“0”，且C值輸入是“0”，則“異或”輸出值是“0”，將其作為C輸入發(fā)送到D觸發(fā)器2 420，并且將先前狀態(tài)存儲在D1鎖存器1和D2鎖存器2中。
換言之，當(dāng)“或”210的輸出、到“異或”430的門輸入是0時(shí)，D鎖存器1 410和D鎖存器2 420二者都具有DFF2 220內(nèi)的相同時(shí)鐘值。在圖2的上下文中，這意味著當(dāng)圖4的門3為0時(shí)，對于負(fù)時(shí)鐘脈沖，qint值仍舊沒有改變。然而，與現(xiàn)有技術(shù)不同，Q輸出值也沒有改變。因此，qint和q值都被“鎖定”了，這與圖3不同，而Q輸出值沒有改變。
此外，如果輸入時(shí)鐘脈沖為正，且門輸入是零，則輸入D值傳播通過D鎖存器410、420二者，通過qint2，并然后通過Q輸出。此外，因?yàn)闀r(shí)鐘狀態(tài)在輸入到DFF3 225時(shí)為正，所以第三觸發(fā)器q3int的qint也等于q2。換言之，D值變?yōu)镼，這在現(xiàn)有技術(shù)中不是這樣。
換言之，對于門值0，和正時(shí)鐘周期，將q1值傳播到qint2值和q2輸出值，以及q3int值。在圖1A的上下文中，這意味著代替00110000變成不允許狀態(tài)10011000，其變成10000000，從而從不希望有的狀態(tài)強(qiáng)制進(jìn)入到期望的狀態(tài)。同樣，因?yàn)閝1值得到傳播并被復(fù)制到q3int，所以在00110011之后本應(yīng)該為00011001的狀態(tài)被代替為00000001。
現(xiàn)在轉(zhuǎn)向到圖5，圖解了分頻器電路500的替換實(shí)施例。D型觸發(fā)器(DFF)1 510具有輸入到其C輸入的時(shí)鐘信號。DFF1 510的Q輸出(q1信號狀態(tài))耦接到DFF2 520的D輸入。DFF2 520的Q輸出(q2b信號狀態(tài))耦接到電路550。電路550的輸出耦接到DFF3 530的D輸入。DFF3 530的Q輸出(q3信號狀態(tài))耦接到DFF4 540的D輸入。可以通過選擇器512、522、532、542來選擇輸出q1、q2、q3和q4，從而將電路500配置為2、4、6、或者8分頻糾正電路。
分頻器糾正電路550耦接在DFF2 520的反相器輸出(qb2)與到DFF3 530的數(shù)據(jù)輸入之間。本鄰域的技術(shù)人員將理解，跨CMOS電路的漏極和源極的電壓是耦接到源極和漏極的節(jié)點(diǎn)之間的電壓差、以及CMOS是接通還是關(guān)斷的函數(shù)。糾正電路550是與接下來的真值表對應(yīng)的邏輯的一個(gè)實(shí)施例。
表CMOS邏輯

在上面的真值表中，采用q1b(DFF1 510的反相輸出)，采用Q2b(DFF2520的反相輸出)，以及采用q3b(DFF3 530的反相輸出)。在圖5中，將電路550耦接在Q2b的反相輸出和到D3的數(shù)據(jù)輸入之間，從而產(chǎn)生D3new值。電路550可以基本上如下工作。
在系統(tǒng)500中，將q1B(已反相)值、q2b(已反相)值、以及q3b(已反相)值輸入到電路550。如果q1b是零，則D3new等于q2B取反。q3或q3b的狀態(tài)不是上面真值表中的因子。
然而，如果q1b等于1，并且如果q2b等于0，并且如果q3b等于0，則將D3new設(shè)置為等于1。因此，錯(cuò)誤糾正出現(xiàn)。
此外，在期望的狀態(tài)中沒有將產(chǎn)生到不希望有的狀態(tài)的“跳躍”的狀態(tài)。例如，如果q1和q3等于期望狀態(tài)0，則這將是x0xxx0xx。通過圖5的真值表的定義，這將變成x0x0x0xx或者x0x1x0xx。換言之，如果q1和q2為0，則然后q2自動(dòng)為0，因此換言之，不存在將產(chǎn)生問題的狀態(tài)。
本領(lǐng)域的技術(shù)人員將理解，跨CMOS電路的漏極和源極的電壓是電路的全體功能、以及該電路是接通還是關(guān)斷的函數(shù)。在550中，這是與接下來的真值表對應(yīng)的邏輯的一個(gè)實(shí)施例。該真值表表示Q1不等于D2new的兩個(gè)條件。
在系統(tǒng)500中，我們使用q1b(已反相)值、以及q3b(已反相)值，因此當(dāng)q1b等于D3new時(shí)，存在狀態(tài)的實(shí)際改變。這發(fā)生在q1為0且q3為0時(shí)。因此，在這也為零之后輸入到下一個(gè)觸發(fā)器的下一個(gè)值也為零，而q3和qint3都變成0而不是1，即Q1的值。在圖1中，00011001的相關(guān)數(shù)變成00000001，而10011000變成10000000。換言之，對于值為1的q1和q3輸出值，q3int變成0。
此外，在期望的狀態(tài)中沒有將產(chǎn)生到不希望有的狀態(tài)的“跳躍”的狀態(tài)。例如，如果q1和q3等于期望狀態(tài)中的0，則這將是x0xxx0xx。通過圖5的真值表的定義，然后，這將變成x0x0x0xx。通過在這個(gè)圖中進(jìn)行的這種分頻，在期望的狀態(tài)中，如果q1和q3為0，則q2不得不為0。因此，沒有會(huì)產(chǎn)生問題的狀態(tài)。
現(xiàn)在轉(zhuǎn)向圖6，圖解了圖的操作的仿真波形圖。如圖所示，即使q1至q4波形開始于不正確的狀態(tài)，其在幾個(gè)時(shí)鐘轉(zhuǎn)換之后也轉(zhuǎn)換到正確的1和0序列中。
可以理解，本發(fā)明可以采取許多形式和實(shí)施例。因此，在不脫離本發(fā)明的精神和范圍的情況下，可以在前面進(jìn)行幾種變化。這里概述的能力允許各種編程模型的可能性。不應(yīng)該將這個(gè)公開理解為優(yōu)選任何具體編程模型，而是代替指向在其上可以建立這些編程模型的基礎(chǔ)機(jī)制。
已經(jīng)通過參考本發(fā)明的某些優(yōu)選實(shí)施例而如此描述了本發(fā)明，要注意，所公開的實(shí)施例是說明性的，而不是對本質(zhì)的限制，并且，在前述公開中構(gòu)思了寬范圍的變更、調(diào)整、改變、以及替換，在一些例子中，本發(fā)明的一些特征可以在沒有其它特征的對應(yīng)使用的情況下采用。基于優(yōu)選實(shí)施例的前面描述的回顧，本領(lǐng)域的技術(shù)人員可考慮到許多這樣的變更和調(diào)整是可取的。因此，寬廣地、且以與本發(fā)明的范圍一致的方式解釋所附權(quán)利要求是適當(dāng)?shù)摹?br> 工業(yè)適用性本發(fā)明可應(yīng)用于進(jìn)行狀態(tài)糾正的技術(shù)。
權(quán)利要求
1.一種狀態(tài)電路，包括第一觸發(fā)器；第二觸發(fā)器，耦接到第一觸發(fā)器；狀態(tài)糾正電路，耦接到第二觸發(fā)器的輸出；第三觸發(fā)器，耦接到狀態(tài)糾正電路的輸出；以及第四觸發(fā)器，耦接到第三觸發(fā)器的輸出。
2.根據(jù)權(quán)利要求1的狀態(tài)電路，其中所述狀態(tài)糾正電路被配置為當(dāng)狀態(tài)電路處于預(yù)定狀態(tài)時(shí)使第二觸發(fā)器的輸出反相。
3.根據(jù)權(quán)利要求1的狀態(tài)電路，其中所述狀態(tài)電路是六分頻糾正電路。
4.根據(jù)權(quán)利要求1的狀態(tài)電路，其中所述狀態(tài)電路是八分頻糾正電路。
5.根據(jù)權(quán)利要求1的狀態(tài)電路，其中至少一個(gè)觸發(fā)器是D型觸發(fā)器。
6.根據(jù)權(quán)利要求1的狀態(tài)電路，其中第一觸發(fā)器被配置為接收來自狀態(tài)電路的另一個(gè)觸發(fā)器的輸出。
7.根據(jù)權(quán)利要求1的狀態(tài)電路，其中第四觸發(fā)器的輸出被耦接到第一觸發(fā)器的輸入。
8.一種進(jìn)行狀態(tài)糾正的計(jì)算機(jī)程序產(chǎn)品，其中該計(jì)算機(jī)程序產(chǎn)品具有在其上包含了計(jì)算機(jī)程序的介質(zhì)，該計(jì)算機(jī)程序包括用于使能第一觸發(fā)器的計(jì)算機(jī)代碼；用于將第二觸發(fā)器耦接到第一觸發(fā)器的計(jì)算機(jī)代碼；用于將狀態(tài)糾正電路耦接到第二觸發(fā)器的輸出的計(jì)算機(jī)代碼；用于將第三觸發(fā)器耦接到狀態(tài)糾正電路的輸出的計(jì)算機(jī)代碼；以及用于將第四觸發(fā)器耦接到第三觸發(fā)器的輸出的計(jì)算機(jī)代碼。
9.一種進(jìn)行狀態(tài)糾正的處理器，該處理器包括計(jì)算機(jī)程序，其中該計(jì)算機(jī)程序包括用于使能第一觸發(fā)器的計(jì)算機(jī)代碼；用于將第二觸發(fā)器耦接到第一觸發(fā)器的計(jì)算機(jī)代碼；用于將狀態(tài)糾正電路耦接到第二觸發(fā)器的輸出的計(jì)算機(jī)代碼；用于將第三觸發(fā)器耦接到狀態(tài)糾正電路的輸出的計(jì)算機(jī)代碼；以及用于將第四觸發(fā)器耦接到第三觸發(fā)器的輸出的計(jì)算機(jī)代碼。
10.一種狀態(tài)電路，包括第一觸發(fā)器；第二觸發(fā)器，耦接到第一觸發(fā)器；以及第三觸發(fā)器，耦接到第二觸發(fā)器，其中，所述第二觸發(fā)器被配置為將第二觸發(fā)器的輸入傳播到第二觸發(fā)器的輸出來作為錯(cuò)誤信號的函數(shù)。
11.根據(jù)權(quán)利要求10的狀態(tài)電路，其中所述狀態(tài)電路是六分頻糾正電路。
12.根據(jù)權(quán)利要求10的狀態(tài)電路，其中所述狀態(tài)電路是八分頻糾正電路。
13.根據(jù)權(quán)利要求10的狀態(tài)電路，其中至少一個(gè)觸發(fā)器是D型觸發(fā)器。
14.根據(jù)權(quán)利要求10的狀態(tài)電路，其中錯(cuò)誤信號是通過“或”邏輯產(chǎn)生的。
15.根據(jù)權(quán)利要求14的狀態(tài)電路，其中“或”邏輯對于至少一個(gè)特別定義的無效狀態(tài)轉(zhuǎn)換到負(fù)。
16.根據(jù)權(quán)利要求10的狀態(tài)電路，其中所述第一觸發(fā)器被配置接收來自狀態(tài)電路的又一個(gè)觸發(fā)器的輸出。
17.根據(jù)權(quán)利要求10的狀態(tài)電路，其中第四觸發(fā)器耦接到第三觸發(fā)器的輸出，并且該第四觸發(fā)器的輸出耦接到第一觸發(fā)器的輸入。
18.根據(jù)權(quán)利要求10的狀態(tài)電路，其中所述觸發(fā)器包括多個(gè)鎖存器，其中所述多個(gè)鎖存器中的至少一個(gè)具有被耦接到“異或”邏輯和錯(cuò)誤信號的時(shí)鐘輸入。
19.一種用于狀態(tài)糾正的方法，包括從狀態(tài)電路中的觸發(fā)器接收第一值；將所接收的值傳送到第二觸發(fā)器；如果錯(cuò)誤條件出現(xiàn)，則在第二觸發(fā)器內(nèi)變更所接收的值；以及將所接收的值傳送到第三觸發(fā)器。
20.根據(jù)權(quán)利要求19的方法，其中將所接收的值傳送到第三觸發(fā)器還包括傳送未變更的所接收值。
21.根據(jù)權(quán)利要求19的方法，其中將所接收的值傳送到第三觸發(fā)器還包括傳送已變更的所接收值。
22.一種進(jìn)行狀態(tài)糾正的計(jì)算機(jī)程序產(chǎn)品，該計(jì)算機(jī)程序產(chǎn)品具有在其上包含了計(jì)算機(jī)程序的介質(zhì)，該計(jì)算機(jī)程序包括用于從狀態(tài)電路中的觸發(fā)器接收第一值的計(jì)算機(jī)代碼；用于將所接收的值傳送到第二觸發(fā)器的計(jì)算機(jī)代碼；用于如果錯(cuò)誤條件出現(xiàn)就在第二觸發(fā)器內(nèi)變更所接收的值的計(jì)算機(jī)代碼；以及用于將已變更的值傳送到第三觸發(fā)器的計(jì)算機(jī)代碼。
23.一種進(jìn)行狀態(tài)糾正的處理器，該處理器包括計(jì)算機(jī)程序，其中該計(jì)算機(jī)程序包括用于從狀態(tài)電路中的觸發(fā)器接收第一值的計(jì)算機(jī)代碼；用于將所接收的值傳送到第二觸發(fā)器的計(jì)算機(jī)代碼；用于如果錯(cuò)誤條件出現(xiàn)就在第二觸發(fā)器內(nèi)變更所接收的值的計(jì)算機(jī)代碼；以及用于將已變更的值傳送到第三觸發(fā)器的計(jì)算機(jī)代碼。
全文摘要
本發(fā)明提供了分頻器的狀態(tài)糾正。第一觸發(fā)器耦接到第二觸發(fā)器。狀態(tài)糾正電路耦接到第二觸發(fā)器的輸出。第三觸發(fā)器耦接到狀態(tài)糾正電路的輸出。第四觸發(fā)器耦接到第三觸發(fā)器的輸出。在本發(fā)明中，從第一觸發(fā)器接收狀態(tài)電路中的第一值。將所接收的值傳送到第二觸發(fā)器。如果錯(cuò)誤條件出現(xiàn)，則在第二觸發(fā)器內(nèi)變更所接收的值。將所接收的值傳送到第三觸發(fā)器。
文檔編號H03K3/286GK1842964SQ200580000830
公開日2006年10月4日 申請日期2005年5月20日 優(yōu)先權(quán)日2004年5月20日
發(fā)明者戴維·W·伯斯特勒, 埃里克·J·盧克斯, 木原廣巳, 詹姆斯·D·斯特羅姆 申請人:索尼計(jì)算機(jī)娛樂公司