專利名稱：一種新型的抗噪聲高速多米諾電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于大規(guī)模數(shù)字集成電路技術(shù)領(lǐng)域，具體涉及一種可應(yīng)用于動態(tài)邏輯電路的抗噪聲高速多米諾電路。
背景技術(shù)：
動態(tài)CMOS邏輯是被廣泛應(yīng)用的一種邏輯形式，它是在互補(bǔ)CMOS邏輯的基礎(chǔ)上為了提高電路的操作速度和減小復(fù)雜門電路的PMOS管串聯(lián)數(shù)目而提出的。如圖1所示是用互補(bǔ)CMOS實現(xiàn)的4輸入或門電路，圖2是其對應(yīng)的“無腳晶體管”(footless)的動態(tài)CMOS門電路?；パa(bǔ)CMOS門的操作是完全靜態(tài)的，而動態(tài)CMOS的操作卻是在時鐘步調(diào)協(xié)調(diào)下工作的。CLOCK為低電平時，電路處于預(yù)充電階段，動態(tài)點(diǎn)F被充電為高電平，這時輸入無效，并且必須都設(shè)置為0電平；CLOCK開始被拉為高電平時，電路處于求值階段，輸入電平有效，動態(tài)點(diǎn)F根據(jù)輸入電平組合或被拉低或保持原有電平。這是動態(tài)CMOS的基本工作過程。動態(tài)點(diǎn)后面連接的非門是為了正確級聯(lián)而不至于產(chǎn)生誤動作，即所謂的多米諾電路。但是必須看到，多米諾電路雖然大大增加了速度和減少了芯片面積，卻有一個致命的弱點(diǎn)，并且這個弱點(diǎn)隨著邏輯門的扇入數(shù)目的增加和集成度的提高變得越來越嚴(yán)重，就是其很弱的抗噪聲能力。從圖2可以看到，當(dāng)輸入噪聲幅值大至下拉NMOS管的開關(guān)閾值時，動態(tài)點(diǎn)F的電荷就會被泄漏，而互補(bǔ)CMOS電路在適當(dāng)設(shè)置好管子尺寸的情況下，其開關(guān)閾值可以達(dá)到VDD/2；另外，對于多扇入的動態(tài)或門，在工藝尺寸越來越小的情況下，由于亞閾值電流占工作電流的比值在不斷增加，因此動態(tài)點(diǎn)F的電荷也可能被下拉網(wǎng)絡(luò)的亞閾值電流泄漏掉。
為了解決動態(tài)邏輯電路的抗噪聲問題，國際學(xué)術(shù)界提出了很多的解決方案。如圖3所示是一種被廣泛應(yīng)用的帶KEEPER的動態(tài)邏輯門電路結(jié)構(gòu)。它是依靠KEEPER對動態(tài)點(diǎn)F的電荷補(bǔ)償來增加抗噪聲能力的。在實現(xiàn)簡單的邏輯門時這種結(jié)構(gòu)可以提供很好的抗噪聲能力[1]，但是對于復(fù)雜的門電路，如16輸入、32輸入的動態(tài)或門，在增加KEEPER尺寸時，這種簡單的結(jié)構(gòu)將導(dǎo)致嚴(yán)重的電流競爭現(xiàn)象，使電路的速度大大下降，功耗急劇增加。為此Atila Alvandpour等人提出了一種帶智能KEEPER的電路結(jié)構(gòu)[2]，如圖4所示，這種結(jié)構(gòu)有兩個大小不同的KEEPER，PK2和PK1，在求值的初始階段，PK2是無效的，PK1提供動態(tài)點(diǎn)在轉(zhuǎn)變階段一定的抗噪聲能力，當(dāng)求值完成后，如果動態(tài)點(diǎn)被下拉，PK2將保持關(guān)斷狀態(tài)；如果沒有被下拉，PK2將導(dǎo)通，以給動態(tài)點(diǎn)提供更強(qiáng)的抗噪聲能力。這種結(jié)構(gòu)使到電路不會因為增加KEEPER(PK2)的尺寸而大大增加延時，因此提高了電路的性能。然而，由于在動態(tài)點(diǎn)電平轉(zhuǎn)變階段仍存在KEEPER，增大其尺寸必將影響速度，而減小尺寸又將影響抗噪聲能力，速度與抗噪聲的折中仍然存在。到目前為止還沒有一種完全摒棄KEEPER結(jié)構(gòu)的針對多輸入動態(tài)門電路設(shè)計的電路結(jié)構(gòu)和技術(shù)。
本發(fā)明將提出一種完全沒有KEEPER的適用于多輸入動態(tài)門的電路結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種用于動態(tài)邏輯電路的具有高抗噪聲能力和高操作速度的多米諾電路。
本發(fā)明提供的高抗噪聲和高速多米諾電路，其下拉網(wǎng)絡(luò)的動態(tài)點(diǎn)并不直接輸出，而是由外加的輸出級輸出。在結(jié)構(gòu)上，輸出級主要包含一個窄脈沖發(fā)生器和輸出動態(tài)點(diǎn)，輸出動態(tài)點(diǎn)由窄脈沖發(fā)生器產(chǎn)生的窄脈沖驅(qū)動。輸出動態(tài)點(diǎn)由于是完全由窄脈沖發(fā)生器驅(qū)動的，因此外部噪聲要想影響它就必須通過窄脈沖發(fā)生器。然而窄脈沖發(fā)生器具有一定的噪聲過慮功能，在信號輸入時，窄脈沖發(fā)生器將產(chǎn)生具有正常幅值的窄脈沖，可以正常地驅(qū)動輸出動態(tài)點(diǎn)；當(dāng)外部的噪聲輸入時，窄脈沖發(fā)生器將產(chǎn)生幅值很小的窄脈沖，很難驅(qū)動輸出動態(tài)點(diǎn)，輸出動態(tài)點(diǎn)被很好地保護(hù)起來，因而具有很強(qiáng)的抗噪聲能力?；谶@樣的原因，也可以將輸出動態(tài)點(diǎn)叫做內(nèi)部動態(tài)點(diǎn)。在操作速度上，由于擯棄了KEEPER的結(jié)構(gòu)，電路中沒有電流競爭現(xiàn)象的，因此速度大大提高。
圖5是以上發(fā)明內(nèi)容的原理框圖。其中200是窄脈沖發(fā)生器，F(xiàn)是輸出動態(tài)點(diǎn)，210是下拉網(wǎng)絡(luò)，220是預(yù)充電管，230和240分別是輸出動態(tài)點(diǎn)的預(yù)充電管和放電管，G1、G2...Gn是各下拉網(wǎng)絡(luò)分支對應(yīng)的動態(tài)點(diǎn)。它們具體的連接關(guān)系是動態(tài)點(diǎn)F由窄脈沖發(fā)生器200驅(qū)動，而窄脈沖發(fā)生器200由時鐘CLOCK和下拉網(wǎng)絡(luò)210各分支對應(yīng)的動態(tài)點(diǎn)G1、G2...Gn控制；而預(yù)充電管220用于在預(yù)充電階段對下拉網(wǎng)絡(luò)各分支進(jìn)行充電。各下拉網(wǎng)絡(luò)各分支是一種并聯(lián)關(guān)系，而下拉分支與窄脈沖發(fā)生器200和輸出動態(tài)點(diǎn)F則是串聯(lián)關(guān)系。它們組成了本發(fā)明的基本結(jié)構(gòu)。
本發(fā)明除了引入了內(nèi)部、外部動態(tài)點(diǎn)和脈沖發(fā)生器的概念外，在結(jié)構(gòu)上還引入了減小動態(tài)點(diǎn)寄生電容的方法，就是將一個大的下拉網(wǎng)絡(luò)分成2支、4支甚至8支的并聯(lián)。圖5已清楚地表達(dá)了這種概念。下拉網(wǎng)絡(luò)存在很多分支，電路的輸入很多時，就選擇較多分支并聯(lián)的結(jié)構(gòu)，而輸入較少時則用少分支并聯(lián)甚至單分支的結(jié)構(gòu)。由于在電路上的巧妙設(shè)計，以上所分析的多下拉分支并聯(lián)的結(jié)構(gòu)是完全可以自由擴(kuò)展的，并不額外增加太多的管子。分支結(jié)構(gòu)使寄生電容大大減小，因而電路有更高的速度；同時，由于分支結(jié)構(gòu)還減小了最壞延時和最壞噪聲情況下的延時的差距，使其抗噪聲能力也進(jìn)一步提高。


圖1為4輸入互補(bǔ)CMOS邏輯或門電路。
圖2為對應(yīng)的動態(tài)CMOS或門電路。
圖3為普通的帶KEEPER的多扇入動態(tài)電路。
圖4為帶智能KEEPER的多扇入動態(tài)電路。
圖5為提出的帶脈沖發(fā)生器輸出級的電路結(jié)構(gòu)總框圖。
圖6為單支下拉網(wǎng)絡(luò)的帶窄脈沖輸出級的電路圖(圖5特例)。
圖7為二支下拉網(wǎng)絡(luò)并聯(lián)的帶窄脈沖輸出級的電路圖(圖5特例)。
圖8為四支下拉網(wǎng)絡(luò)并聯(lián)的帶窄脈沖輸出級的電路圖(圖5特例)。
圖9為用圖7實現(xiàn)的16輸入動態(tài)或門的HSPICE模擬波形圖。
圖10為用圖7實現(xiàn)的16輸入動態(tài)或門對應(yīng)于不同輸入電壓幅值產(chǎn)生的窄脈沖波形圖。
圖11為用圖3、圖6和圖7實現(xiàn)的16輸入動態(tài)或門的最壞延時比較，橫坐標(biāo)為各或門下拉網(wǎng)絡(luò)晶體管的W/L比值。
圖12為用圖3、圖6和圖7實現(xiàn)的32輸入動態(tài)或門的抗噪聲曲線。
圖中標(biāo)號210是下拉網(wǎng)絡(luò)，220是預(yù)充電管，230和240分別是輸出動態(tài)點(diǎn)的預(yù)充電管和放電管；PMOS管1、2為窄脈沖發(fā)生器的開關(guān)管，NMOS管3為窄脈沖發(fā)生器的放電管，NMOS管4為輸出動態(tài)點(diǎn)的下拉管，PMOS管5、6為預(yù)充電管，10為下拉網(wǎng)絡(luò)，11為延時元件，PMOS管16為下拉網(wǎng)絡(luò)12對應(yīng)的脈沖發(fā)生器的開關(guān)管，PMOS管15為下拉網(wǎng)絡(luò)13對應(yīng)的脈沖發(fā)生器的開關(guān)管，PMOS管17、18、19、20為四支并聯(lián)下拉網(wǎng)絡(luò)對應(yīng)的脈沖發(fā)生器的開關(guān)管，虛線21、22為窄脈沖開始形成和到達(dá)最大值的時間點(diǎn)。
具體實施例方式
圖1至圖4已經(jīng)在背景資料中做了簡要說明。
圖5是根據(jù)工作原理提出的結(jié)構(gòu)總框圖，已在前面發(fā)明內(nèi)容中做了詳細(xì)闡述。
圖6是圖5特例之一，即用單下拉網(wǎng)絡(luò)(下拉網(wǎng)絡(luò)只有一個分支)的結(jié)構(gòu)實現(xiàn)的具體電路結(jié)構(gòu)圖。其中G是外部動態(tài)點(diǎn)，F(xiàn)是輸出動態(tài)點(diǎn)，也就是內(nèi)部動態(tài)點(diǎn)；窄脈沖發(fā)生器主要包括PMOS管1、2，NMOS管3和延時網(wǎng)絡(luò)11；而10是下拉網(wǎng)絡(luò)。它們的連接關(guān)系是時鐘經(jīng)過延時網(wǎng)絡(luò)11的延時傳至NMOS管3和PMOS管1的柵極；PMOS管1、2串聯(lián)；PMOS管2的漏極和NMOS管3的漏極接在一起，驅(qū)動輸出動態(tài)點(diǎn)F的下拉管即NMOS管4；PMOS管2的柵極由動態(tài)點(diǎn)G驅(qū)動；輸出動態(tài)點(diǎn)F的構(gòu)成PMOS管5和NMOS管4串接在一起，中間的連接點(diǎn)即是輸出動態(tài)點(diǎn)，其中PMOS管5直接由時鐘驅(qū)動，NMOS管4由PMOS管2與NMOS管3的公共漏極連接點(diǎn)驅(qū)動。具體的工作過程如下CLOCK變?yōu)榈碗娖綍r，即進(jìn)入預(yù)充電階段時，動態(tài)點(diǎn)G、F均被逐漸充電為高電平；同時，由于延時網(wǎng)絡(luò)的延時，P點(diǎn)并沒有進(jìn)入低電平的狀態(tài)，而是保持在前一個周期的高電平狀態(tài)(經(jīng)過一定的延遲時間才進(jìn)入低電平狀態(tài))，因而U點(diǎn)被NMOS管3下拉為低電平。當(dāng)CLOCK由穩(wěn)定后的低電平又逐漸被拉為高電平時，電路進(jìn)入求值階段，由于相同的原因，P點(diǎn)將處于低電平的狀態(tài)(經(jīng)過一定的延遲時間才進(jìn)入高電平狀態(tài))，此時PMOS管1被打開；這里需要注意的是，下拉網(wǎng)絡(luò)10必須在CLOCK升高同時或近乎同時開始有效接收外部信號，若至少有一個輸入為高電平，內(nèi)部動態(tài)點(diǎn)F被下拉，PMOS管2導(dǎo)通，電源VDD開始經(jīng)PMOS管1和2對U點(diǎn)充電，充電的時間取決于延時網(wǎng)絡(luò)的設(shè)置，在高電平到達(dá)P點(diǎn)后，PMOS管1將關(guān)斷，而NMOS管3將導(dǎo)通，U點(diǎn)寄生電容的電荷將被釋放掉，電平回復(fù)為“0”。在這個過程中，在U點(diǎn)將產(chǎn)生一個瞬間的窄脈沖，并驅(qū)動輸出動態(tài)點(diǎn)G，使其被下拉為“0”。假若下拉網(wǎng)絡(luò)10的所有輸入均為低電平，則PMOS管2將保持關(guān)斷狀態(tài)，U點(diǎn)將不會被充電，即不會產(chǎn)生窄脈沖。以上整個階段的完成為一個完整的周期。
圖7和圖8也是圖5的特例，是分別用二支下拉網(wǎng)絡(luò)并聯(lián)和四支下拉網(wǎng)絡(luò)并聯(lián)的結(jié)構(gòu)實現(xiàn)的帶窄脈沖發(fā)生器的電路。其工作原理與圖6是類似的，但是多個下拉分支使外部動態(tài)點(diǎn)的寄生電容減小，從而使最壞情況延時減??；同時由于最壞情況延時和最壞情況噪聲的延時之間的差值也被減小了，所以其抗噪聲能力更大。在16輸入的或門設(shè)計中可以選用圖7的二分支結(jié)構(gòu)，而32輸入的或門則選用圖8四分支的結(jié)構(gòu)更為合適。從這兩個圖中可以看出，從圖6的單分支到圖7、圖8的多分支只要相應(yīng)增加窄脈沖發(fā)生器的并聯(lián)PMOS管就可以了，如PMOS管16和PMOS管18、19、20，在結(jié)構(gòu)上具有非常好的可擴(kuò)展性，可以根據(jù)門扇入的數(shù)目很自由地選擇并聯(lián)的分支，而不會增加太多的晶體管，這是本發(fā)明非常巧妙的地方。
模擬和驗證以上提出了本發(fā)明的具體電路結(jié)構(gòu)，在這一部分將給出HSPICE模擬結(jié)果以驗證以上原理并對其進(jìn)行分析。模擬是在0.18μm/1.8V的CMOS工藝并在55℃的環(huán)境下進(jìn)行的。如圖9所示，是用圖7實現(xiàn)的一個16輸入多米諾動態(tài)或門的信號波形模擬結(jié)果。從模擬可以看出，每一個有效的輸入(INPUT為高)都對應(yīng)著一個窄脈沖(V(U))，并且兩者的延時是很小的；內(nèi)部動態(tài)點(diǎn)F點(diǎn)的電壓V(F)被窄脈沖正常下拉為低電平。虛線21至虛線22之間的時間間隔為第二個窄脈沖產(chǎn)生的充電時間，從這個時間間隔的CLOCK和V(P)信號來看，在CLOCK剛進(jìn)入高電平時，P點(diǎn)的電平V(P)確實還是處于低電平的。而同樣，CLOCK剛進(jìn)入低電平時，V(P)也還是處于高電平的。圖10給出了用圖7實現(xiàn)的16輸入或門產(chǎn)生的窄脈沖的波形圖，可以看到，當(dāng)輸入信號從1.8V不斷減小為534mV時，窄脈沖將以更大的幅度減小至NMOS管的閾值電壓，也就是360mV，驗證了脈沖發(fā)生器的噪聲過慮功能。這兩個模擬結(jié)果很好地驗證了原理的可行性和正確性。
另外，在前面提出原理和具體實施方法時，曾指出本發(fā)明與很多文獻(xiàn)所提出的電路相比具有更好的抗噪聲能力和更快的速度，圖11和圖12的HSPICE模擬結(jié)果驗證了這一點(diǎn)。圖11是用圖6、圖7實現(xiàn)的16輸入動態(tài)或門電路和用圖3實現(xiàn)的分別帶不同大小KEEPER的16輸入的動態(tài)或門的最壞延時的比較。KEEPER的寬長已經(jīng)標(biāo)在了圖上。多輸入動態(tài)或門的最壞延時發(fā)生在只有一個并聯(lián)晶體管導(dǎo)通的情況下，由圖11可知，由于消除了競爭現(xiàn)象，本發(fā)明提出的電路結(jié)構(gòu)的最壞延時是很小的，而采用多支下拉網(wǎng)絡(luò)并聯(lián)的結(jié)構(gòu)使最壞延時變得更小。圖12是以上各或門在將扇入增加到32bit時在最壞噪聲情況下的抗噪聲曲線[3]。所謂抗噪聲曲線是一組噪聲幅值相對于噪聲時間寬度的曲線，在曲線以上的區(qū)域代表的是對電路危險的噪聲值，而以下的區(qū)域代表的是安全的噪聲值，抗噪聲曲線與橫坐標(biāo)和縱坐標(biāo)所占的面積越大就表示其抗噪聲能力越強(qiáng)。從圖上可以看出，本發(fā)明所提出的電路技術(shù)具有很強(qiáng)的抗噪聲能力，雙支下拉網(wǎng)絡(luò)的電路比單支下拉網(wǎng)絡(luò)的電路具有更好的抗噪聲能力，由此驗證了前面所提出的結(jié)論和分析結(jié)果。
參考文獻(xiàn)[1]Li Ding，et al.“On Circuit Techniques to Improve Noise Immunity of CMOS DynamicLogic”，IEEE Trans.VLSI Syst.，vol.12，pp.910-924，September 2004. Atila Alvandpour，et al.“A Sub-130-nm Conditional Keeper Technique”，IEEE J.Solid-StateCircuits，vol.37，pp.633-638，May 2002. G.A.Katopis，“Delta-I noise specification for a high-performance computing machine”，Proc.IEEE，vol.73，pp.1405-1415，Sept.1985.
權(quán)利要求
1.一種抗噪聲高速多米諾電路，其特征在于輸出級主要包含一個窄脈沖發(fā)生器和輸出動態(tài)點(diǎn)，輸出動態(tài)點(diǎn)由窄脈沖發(fā)生器產(chǎn)生的窄脈沖驅(qū)動。
2.根據(jù)權(quán)利要求1所述的多米諾電路，其特征在于由窄脈沖發(fā)生器(200)、下拉網(wǎng)絡(luò)(210)、預(yù)充電管(220)、預(yù)充電管(230)和放電管(210)經(jīng)電路連接組成；其中，輸出動態(tài)點(diǎn)(F)由窄脈沖發(fā)生器(200)驅(qū)動，窄脈發(fā)生器(200)由時鐘Clock和下拉網(wǎng)絡(luò)(210)的各分支點(diǎn)對應(yīng)的動態(tài)點(diǎn)G1、G2....Gn控制；預(yù)充電管(220)用于在預(yù)充電階段對下拉網(wǎng)絡(luò)各分支進(jìn)行充電；下拉網(wǎng)絡(luò)各分支并聯(lián)，下拉網(wǎng)絡(luò)的分支與窄脈沖發(fā)生器(200)和輸出動態(tài)點(diǎn)F串聯(lián)。
3.根據(jù)權(quán)利要求2所述的多米諾電路，其特征在于所述下拉網(wǎng)絡(luò)的分支為可擴(kuò)展形式。
4.根據(jù)權(quán)利要求2所述的多米諾電路，其特征在于下拉網(wǎng)絡(luò)僅有一個分支，其窄脈沖發(fā)生器(200)由PMOS管(1)、(2)，NMOS管(3)和延時網(wǎng)絡(luò)(11)組成，其中，時鐘經(jīng)過延時網(wǎng)絡(luò)(11)的延時傳至NMOS管(3)和PMOS管(1)的柵極；PMOS管(1)、(2)串聯(lián)；PMOS管(2)的漏極和NMOS管(3)的漏極接在一起，驅(qū)動輸出動態(tài)點(diǎn)F的下拉管即NMOS管(4)；PMOS管(2)的柵極由動態(tài)點(diǎn)G驅(qū)動；輸出動態(tài)點(diǎn)F的構(gòu)成PMOS管(5)和NMOS管(4)串接在一起，中間的連接點(diǎn)即是輸出動態(tài)點(diǎn)，其中PMOS管(5)直接由時鐘驅(qū)動，NMOS管(4)由PMOS管(2)與NMOS管(3)的公共漏極連接點(diǎn)驅(qū)動。
5.根據(jù)權(quán)利要求4所述的多米諾電路，其特征在于所述窄脈沖發(fā)生器中增加并聯(lián)一個PMOS管(16)，即擴(kuò)展成具有二分支下拉網(wǎng)絡(luò)的電路；增加多個PMOS管，即擴(kuò)展成多分支下拉網(wǎng)絡(luò)的電路。
全文摘要
本發(fā)明屬于大規(guī)模數(shù)字集成電路技術(shù)領(lǐng)域，具體為一種新型的高速抗噪聲多米諾數(shù)字邏輯電路。該電路利用一個窄脈沖發(fā)生器有效地控制動態(tài)點(diǎn)，使輸出動態(tài)點(diǎn)在信號輸入情況下被正常下拉，而在噪聲干擾情況下保持原有電平，實現(xiàn)極強(qiáng)的抗噪聲能力。同時，采用了多支下拉網(wǎng)絡(luò)并聯(lián)的結(jié)構(gòu)，消除了電流競爭現(xiàn)象，電路可以在很高的頻率下工作。本電路結(jié)構(gòu)具有很強(qiáng)的抗噪聲能力和極高的操作速度，適應(yīng)于深亞微米時代的高速VLSI設(shè)計。
文檔編號H03K19/0944GK1808904SQ200510110460
公開日2006年7月26日 申請日期2006年3月10日 優(yōu)先權(quán)日2006年3月10日
發(fā)明者賴練章, 湯庭鰲, 林殷茵 申請人:復(fù)旦大學(xué)