專利名稱：旋轉(zhuǎn)時鐘邏輯的制作方法
技術領域：
本發(fā)明一般涉及動態(tài)邏輯，并且更明確地說涉及基于旋轉(zhuǎn)時鐘行波振蕩器的動態(tài)邏輯。
背景技術：
在CMOS VLSI上的邏輯電路可分類為靜態(tài)或動態(tài)的。
靜態(tài)邏輯靜態(tài)邏輯門是規(guī)范的。其使用互補型裝置——N通道給出邏輯0輸出，P通道給出邏輯1輸出。時鐘無需執(zhí)行邏輯操作，但是俘獲邏輯操作的結果并且對其進行排序的鎖存器需要時鐘ARE。
圖1A/D18展示出常規(guī)靜態(tài)CMOS與非門(別處所需要的鎖存器和時鐘未圖示)。
動態(tài)邏輯動態(tài)電路在其評估路徑中僅使用N通道裝置并且因此通常僅能夠輸出邏輯0。通過使用時鐘電路以“預充電”輸出到邏輯1來確定邏輯1值，其在可能的0輸出前初始化輸出。
僅使用N通道裝置的優(yōu)點在于其具有處于2-3x之間較好的電子遷移率并且因此對于給定的切換驅(qū)動能力給出了較低的輸入電容。
動態(tài)邏輯(或其同樣為人們所知為計時邏輯)具有很長的歷史。
盡管動態(tài)電路很大程度上被CMOS(P通道&N通道)靜態(tài)邏輯取代，但其能夠在性能最大化為主要需求的場合中使用。動態(tài)邏輯的許多形式具有固有的存儲器并且因此在動態(tài)邏輯系統(tǒng)中通常無需鎖存器。
圖1B/D18展示出常規(guī)動態(tài)CMOS與非門，其輸出在CLK為低時被預充電到VDD，并且其僅當CLK變高并且兩邏輯輸入也為高時變低(出于與非功能)。
邏輯電路的另一種分類為絕熱和非絕熱。
非絕熱這些是規(guī)范的，其中用于邏輯評估和輸出的能量來自電源干線(powersupply rail)。每次邏輯轉(zhuǎn)換發(fā)生時，耗費在對輸出和互連進行充電上的能量會被浪費掉。實際上其類似于對小型電池充電，并且接著在各個且每個循環(huán)中使用短路使其放電。能量與C*V2*F相關并且在GHz頻率下即使很小的電容也將導致巨大的能量浪費。
絕熱用于邏輯評估和輸出驅(qū)動的能量是來自一個“可逆”能量源并且在邏輯切換中所涉及電容的充電是通過一個電壓源(如，正弦波時鐘)漸進地進行的，所述電壓源通常接近于正進行充電或放電的電容上的瞬時電壓。
逐漸或絕熱充電致使可恢復能量轉(zhuǎn)移。能量僅在邏輯電路/互連和時鐘能量之間移動。
圖1C/D18為潛在地絕熱邏輯門，因為其從為絕熱電壓/電荷源/轉(zhuǎn)儲器(dump)的RTWO電路獲得能量。
原則上，與正弦波或諧振電路相比，旋轉(zhuǎn)時鐘能夠以更高的速度和效率為任何已知的時鐘供能邏輯電路提供能量。

發(fā)明內(nèi)容
應用----邏輯門ALU--存儲器解碼器(memory decoder)--同步中繼器--在已知相點上使用DARL緩沖器緩沖以重新產(chǎn)生數(shù)據(jù)傳輸并且對其重新定時任何其它數(shù)字電路。
優(yōu)點--最快的速度--動態(tài)邏輯--在評估路徑內(nèi)全部為N通道兩相邏輯--每次時鐘循環(huán)兩次評估。--可用的微分(邏輯真/補碼)輸出。--完全管線化。
--供能時鐘--無需VDD/VSS連接--AC電源--幾乎沒有電遷移問題。--無需鎖存器。
--最低的能量--絕熱，即漸近零能量--很小的面積。--沒有電流泄漏問題。
--低時滯、抖動、相位鎖定--旋轉(zhuǎn)時鐘、RTWO、ROA具有優(yōu)勢--微小數(shù)據(jù)時滯--因為數(shù)據(jù)實質(zhì)上是與時鐘相同的信號，所以數(shù)據(jù)轉(zhuǎn)換被迫與時鐘對準。
--迫使時鐘與數(shù)據(jù)流速度相同根據(jù)本發(fā)明一個實施例的邏輯是一個旋轉(zhuǎn)時鐘邏輯門。所述旋轉(zhuǎn)時鐘邏輯門包括一個正邏輯門和一個負邏輯門。所述正邏輯門包括一個采樣結構和一個正邏輯結構。所述采樣結構具有一個連接到第一旋轉(zhuǎn)時鐘的輸入、經(jīng)連接以用來接收一或多個邏輯信號的真邏輯輸入和用來保持邏輯信號的采樣版本的邏輯輸出。所述正邏輯結構具有一個連接到第二旋轉(zhuǎn)時鐘的輸入，具有一或多個用來接收采樣正邏輯信號的輸入，并且其可運行以計算真邏輯輸出上的采樣信號的邏輯功能，其中所述第二旋轉(zhuǎn)時鐘與所述第一旋轉(zhuǎn)時鐘的相位相反。所述負邏輯門包括一個采樣結構和一個負邏輯結構。所述采樣結構具有一個連接到所述第一旋轉(zhuǎn)時鐘的輸入、經(jīng)連接以用來接收一或多個邏輯信號的補碼邏輯輸入和用來保持邏輯信號的采樣版本的邏輯輸出，其中所述補碼邏輯輸入上的邏輯信號是所述真邏輯輸入上的邏輯信號的補碼。所述負邏輯結構具有一個連接到所述第二旋轉(zhuǎn)時鐘的輸入，具有一或多個用以接收采樣負邏輯信號的輸入，并且其可運行以計算補碼邏輯輸出上的采樣信號的邏輯功能。


圖1A/D18展示出常規(guī)靜態(tài)CMOS與非門；圖1B/D18展示出常規(guī)動態(tài)CMOS與非門；圖1C/D18為潛在絕熱邏輯門；和圖2/D19展示出旋轉(zhuǎn)時鐘邏輯與/與非門，隨后為緩沖器/反相器。
具體實施例方式
動態(tài)、絕熱、旋轉(zhuǎn)時鐘邏輯系列基本原理動態(tài)邏輯是最高性能的邏輯技術。絕熱邏輯具有最低的能量消耗。旋轉(zhuǎn)時鐘技術是最高性能的絕熱定時信號發(fā)生器。
將所述三種屬性加以組合將為任何同步邏輯系統(tǒng)提供最好的可能實現(xiàn)的能量/性能，并且此說明書的其余部分概述了所述邏輯系列，我們稱其為DARL(動態(tài)、絕熱、旋轉(zhuǎn)時鐘邏輯系列)。
DARL邏輯電路由旋轉(zhuǎn)時鐘網(wǎng)絡排序并供能。旋轉(zhuǎn)時鐘具有通過高頻方波驅(qū)動相當大的電容并且由于固有的再循環(huán)方法而不會招致CV2F能量消耗的不尋常能力。
DARL邏輯電路將此節(jié)能優(yōu)點擴展到邏輯電路評估和信號互連電容驅(qū)動。如果實踐中可實現(xiàn)此優(yōu)點，那么極有可能消除典型VLSI晶片的大部分能量消耗。
損耗由在RTWO線上的有源電路來補償，所述有源電路使得時鐘和數(shù)據(jù)互連損耗得以補充。
電路說明圖2/D19與/與非門，隨后為緩沖器/反相器此邏輯系列的根本概念在于通過基于輸入信號的邏輯組合的N通道晶體管將旋轉(zhuǎn)時鐘能量絕熱地傳送到輸出電容。具有旋轉(zhuǎn)時鐘線的一個或另一個所述輸出轉(zhuǎn)換給出在RTWO處可見的均勻電容性負載。
對于簡單反相器/緩沖器而言，如果輸入為邏輯1，那么將CLK信號發(fā)送到輸出Q，并且如果輸入為邏輯0，那么發(fā)送到*Q。
邏輯真和補碼輸入與輸出是所述邏輯系列的一個特征。
各個門的電路的主要可見特征為輸入采樣器或電阻器具有內(nèi)在門電容(intrinsic gate capacitance)的N通道晶體管邏輯路徑1--邏輯路徑2--互連或輸出電容--在采樣器后在輸入上的可選擇額外存儲電容在電阻器代替采樣器的情形中，門驅(qū)動電容并非被完全地絕熱驅(qū)動。為補償很小的能量損失，此處將需要一個衍生相位(如來自4相RTWO的正交相位)。實際上，因為調(diào)制解調(diào)晶片中的大多數(shù)負載電容是時鐘和互連電容，所以這么做可能并不值得。
DARL緩沖器/反相器的波形(圖3/D20)。
對于各個門而言，存在兩個運行相位采樣/評估(邏輯相位1)--此狀態(tài)以CLK開始其低運轉(zhuǎn)邊緣(low-going edge)而開始。
無論哪條邏輯路徑預先傳播“1”，現(xiàn)將使其輸出返回為0，因為所述邏輯路徑仍然開啟(尚未對新數(shù)據(jù)進行采樣)，而且因此CLK仍連接到輸出。應注意，因為CLK連接到時鐘，所以其與時鐘以相同速率下降。這確保絕熱放電。
在CLK低平穩(wěn)期間，兩條邏輯路徑(1&2)對于來自當前正傳播其評估的前一級的輸入信號進行采樣。此可能改變有源邏輯路徑，但因為輸出已經(jīng)處于邏輯0，所以其無法改變。存儲于N通道的門電路上的電荷代表采樣節(jié)點?？稍黾宇~外電容。
--對于在各個邏輯路徑內(nèi)具有一個以上的晶體管的門電路而言，其中各門電路將進行采樣并且所述晶體管的串聯(lián)或并聯(lián)路徑構成一個邏輯功能。僅有一個所述邏輯路徑可以是有源的。
輸出Q和*Q將處于邏輯0(對于一個邏輯路徑而言，有源地被拉到CLK電壓，對于另一個邏輯路徑而言，保持0V)。
傳播(邏輯相位2)CLK變高代表邏輯處理的傳播相位。
當采樣器用于輸入上時，其在此點被關斷以防止先前邏輯級(logicstage)移除所采樣的信號(此切斷可能通過CLK*CLK或通過來自RTWO的另一個相位點或通過相位點的邏輯組合來進行，以得到精確的定時窗口——參見說明)。
--依據(jù)所評估邏輯路徑的不同，將存在從CLK到Q或*Q的歐姆路徑。所述歐姆路徑由N通道晶體管的門電路上的電荷維持。
--因此變高的CLK耦合到Q或*Q。因為所述轉(zhuǎn)換通過來自N通道晶體管的某電阻與RTWO時鐘線相連，所以其緊隨RTWO時鐘線。
N通道晶體管的尺寸對于確保充電/放電為低損耗(絕熱)很關鍵。當在RTWO時鐘與輸出波形之間存在極小相位滯后時(Mosfet的電阻上電壓很低)，可實現(xiàn)絕熱充電/放電。
為創(chuàng)建一個邏輯管線，交替CLK和*CLK供能的門電路串聯(lián)放置。
因為一種狀態(tài)為采樣而先前一級和下一級為傳播，所以不存在競態(tài)條件——邏輯上此非常類似在反饋路徑上強行加入其熟知約束的經(jīng)典2相鎖存器類型。
圖2/D19說明了此展示出前述與門電路如何從反相(通常地)被驅(qū)動。
定相旋轉(zhuǎn)時鐘為具有全局可用的360度“液”相的局部2相?？衫玫乩砜勺兌ㄏ鄟砀倪M定時。在上述最簡單局部情況中的180度定相僅為一個實例。在時鐘源上以小于或大于180度的相分離依順序連接的DARL門電路是有用的。如，時間借用/挪用(time borrowing/stealing)并且用于分級循環(huán)的偏移同步中繼器。
電容旋轉(zhuǎn)時鐘線可見負載于每個轉(zhuǎn)換上的電容。轉(zhuǎn)換Q或*Q的輸出。對于理想性能存在三種平衡需求。(注意不需要完美的匹配，但當失配＞10％時可能會出現(xiàn)波形失真)。
平衡條件1用于各個門電路的Q和*Q上的互連電容應在每個門電路基礎上相等(若需要可通過填充來實現(xiàn))，以依據(jù)門電路的不同保持從CLK或*CLK可見的恒定電容。
平衡條件2--為了微分地進行操作，CLK和*CLK應具有匹配電容。在任何局部區(qū)域中平均而言，由CLK驅(qū)動的電容和由*CLK驅(qū)動的電容應相匹配。
平衡條件3--在長期和全局水平上，因為邏輯呈現(xiàn)為正常、相當恒定的時鐘負載電容，所以按照對于RTWO線平衡的文獻記載來執(zhí)行平衡和阻抗匹配(基爾霍夫(kirchoff)類型)。
剛剛描述的電路僅為選擇性地并且以平衡方式操縱旋轉(zhuǎn)時鐘(或任何單流傳輸線能量)的電路的一個實例。結果是邏輯門自身和邏輯互連電容變成旋轉(zhuǎn)時鐘電容的另一個部分。諸如Rotary-Expert(REX)的軟件可設計出一個適當?shù)牟季帧?br> 此原理擴展到驅(qū)動任何電容性負載的范圍，并且其當然能夠以絕熱方式驅(qū)動DRAM SRAM或其它存儲器編碼線。
RTWO結構/電感選擇經(jīng)典RTWO結構可與導孔和多層互連一起使用以從RTWO線向下發(fā)送到邏輯門從而提供計時。導孔自身和短期互連在更高的頻率下變得具有顯著的電感性。然后將這些作為RTWO線的一部分或作為其自身意義上的RTWO線是可能的并且有時是非常重要的，并且在布局期間移動到支路和組合流動匹配算法(參考軟件專利案)，而不是僅將邏輯門作為在主RTWO上的短線負載。
感應放大器圖2/D19還展示出用于推挽式感應放大器的在輸出和選擇之間的某些交叉耦合N通道裝置。這些可有助于當存在噪聲時加強微分電位差，并且可給出一個用于在非驅(qū)動邏輯路徑輸出中的電容性耦合信號的返回電流路徑。
對此進行的其他完善是N通道/P通道背背(back-back)反相器版本(已圖示)。
--將共用漏極點連接到相反時鐘線而非電源。
裝置/基板選擇因為缺少體效應、漏極和源極寄生效應，所以SOI處理是開發(fā)所述邏輯系列的理想載體。
整體CMOS(bulk CMOS)處理很有效。當個別P型井對N通道裝置可用時，N通道邏輯路徑晶體管將從協(xié)同定位于各個連接到與邏輯門相關的相應CLK或*CLK旋轉(zhuǎn)時鐘信號的P型井導狀物中而獲益。
對于RTWO頂級功能仍需要Pmos裝置，除非使用特殊的全Nmos電橋(bridge)。
為處理在如GBA的柵極節(jié)點上見到的“熱柵極(hot-gate)”電壓，采樣器晶體管可能必須是諸如I/O晶體管的更高電壓的裝置。
雖然參考本發(fā)明的某些優(yōu)選版本相當詳細地描述了本發(fā)明，但其它版本也是可能的。因此，上述權利要求書的精神和范疇不應限于對本文所含有的優(yōu)選版本的描述。
權利要求
1.一種旋轉(zhuǎn)時鐘邏輯門，其包含一個包括一個采樣結構和一個正邏輯結構的正邏輯門，所述采樣結構具有一個連接到一個第一旋轉(zhuǎn)時鐘的輸入、經(jīng)連接以用來接收一或多個邏輯信號的真邏輯輸入和用來保持一個所述邏輯信號的采樣版本的邏輯輸出，所述正邏輯結構具有一個連接到一個第二旋轉(zhuǎn)時鐘的輸入，具有一或多個用于接收所述采樣正邏輯信號的輸入，并且其可運行以計算一個真邏輯輸出上的所述采樣信號的邏輯功能，所述第二旋轉(zhuǎn)時鐘與所述第一旋轉(zhuǎn)時鐘的相位相反；和一個包括一個采樣結構和一個負邏輯結構的負邏輯門，所述采樣結構具有一個連接到所述第一旋轉(zhuǎn)時鐘的輸入、經(jīng)連接以用來接收一或多個邏輯信號的補碼邏輯輸入和用來保持一個所述邏輯信號的采樣版本的邏輯輸出，其中在所述補碼邏輯輸入上的所述邏輯信號為所述真邏輯輸入上的所述邏輯信號的所述補碼，所述負邏輯結構具有一個連接到所述第二旋轉(zhuǎn)時鐘的輸入，具有一或多個用以接收所述采樣的負邏輯信號的輸入，并且其可運行以計算在一個補碼邏輯輸出上的所述采樣信號的所述邏輯功能。
2.根據(jù)權利要求1所述的旋轉(zhuǎn)時鐘邏輯門，其中當所述第一旋轉(zhuǎn)時鐘為高時，所述正邏輯門對所述真邏輯輸入進行采樣，并且當所述第一旋轉(zhuǎn)時鐘為高時，所述負邏輯門對所述補碼邏輯輸入進行采樣；和其中當所述第二旋轉(zhuǎn)時鐘為高時，所述正和負邏輯門計算在其各自采樣輸入上的所述邏輯功能。
3.根據(jù)權利要求1所述的旋轉(zhuǎn)時鐘邏輯門，其中所述正邏輯門和所述負邏輯門的所述采樣結構為旁路晶體管，每個旁路晶體管具有一個門電路和一個通道，其中所述門電路連接到所述第一旋轉(zhuǎn)時鐘，所述通道具有一個連接到所述邏輯輸入的第一側面和一個連接到所述邏輯輸出的第二側面。
4.根據(jù)權利要求1所述的旋轉(zhuǎn)時鐘邏輯門，其中所述正邏輯結構為一個與結構并且所述負邏輯結構為一個或結構。
5.根據(jù)權利要求1所述的旋轉(zhuǎn)時鐘邏輯門，其中所述正邏輯結構為一個反相器結構并且所述負邏輯結構為一個反相器結構。
6.一種旋轉(zhuǎn)時鐘邏輯門對組，其包含一個根據(jù)權利要求1所述的第一旋轉(zhuǎn)時鐘邏輯門；和一個根據(jù)權利要求1所述的第二旋轉(zhuǎn)時鐘邏輯門，所述第二旋轉(zhuǎn)時鐘邏輯門具有分別地連接到所述第一旋轉(zhuǎn)時鐘邏輯門的所述邏輯真和補碼輸出的其采樣結構的所述邏輯真和補碼輸入；其中所述第一旋轉(zhuǎn)時鐘邏輯門的所述第二旋轉(zhuǎn)邏輯時鐘具有與所述第二旋轉(zhuǎn)時鐘邏輯門的所述第二旋轉(zhuǎn)邏輯時鐘的相位相反的相位。
7.一種旋轉(zhuǎn)時鐘邏輯門對組，其包含一個根據(jù)權利要求1所述的第一旋轉(zhuǎn)時鐘邏輯門；一個感應放大器，其具有一個連接到所述第一旋轉(zhuǎn)時鐘邏輯門的所述邏輯真和補碼輸出的邏輯真和補碼輸入，以及一個邏輯真和補碼邏輯輸出；和一個根據(jù)權利要求1所述的第二旋轉(zhuǎn)時鐘邏輯門，所述第二旋轉(zhuǎn)時鐘邏輯門具有分別地連接到所述感應放大器的所述邏輯真和補碼輸出的其采樣結構的所述邏輯真和補碼輸入；其中所述第一旋轉(zhuǎn)時鐘邏輯門的所述第二旋轉(zhuǎn)邏輯時鐘具有與所述第二旋轉(zhuǎn)時鐘邏輯門的所述第二旋轉(zhuǎn)邏輯時鐘的相位相反的相位。
8.根據(jù)權利要求7所述的旋轉(zhuǎn)時鐘邏輯門對組，其中當所述第二旋轉(zhuǎn)時鐘為高時，所述第一旋轉(zhuǎn)時鐘邏輯門計算其邏輯功能，并且當所述第二旋轉(zhuǎn)邏輯時鐘為低時，所述第二旋轉(zhuǎn)時鐘邏輯門計算其邏輯功能。
全文摘要
一種具有正邏輯和負邏輯結構并且從邏輯真和補碼時鐘及邏輯真和補碼輸入運行的旋轉(zhuǎn)時鐘邏輯。所述正和負邏輯結構計算相同的邏輯功能，但是所述正邏輯結構使用正邏輯信號并且所述負邏輯結構使用負邏輯信號。當對所述輸入進行采樣時，所述邏輯運行在一個第一相位上，并且當對所述采樣輸入進行評估時，所述邏輯運行在一個第二相位上。一個第一旋轉(zhuǎn)時鐘提供所述第一相位，并且一個第二旋轉(zhuǎn)時鐘提供所述第二相位，所述第一和第二旋轉(zhuǎn)時鐘在一個旋轉(zhuǎn)時鐘行波振蕩器上的一個抽頭位置上具有相反的相位。旋轉(zhuǎn)時鐘邏輯的順序級可具有不同評估相位，以使得當在一個級中評估其采樣輸入時，下一級在一個不同的時間評估其采樣輸入，進而使所述級管線化。
文檔編號H03K19/00GK1808448SQ20051005548
公開日2006年7月26日 申請日期2003年2月14日 優(yōu)先權日2002年2月15日
發(fā)明者約翰·伍德 申請人:馬爾帝吉格有限公司