專利名稱：基于同余理論的互質(zhì)模并聯(lián)計數(shù)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種同步移位寄存器型計數(shù)器。
背景技術(shù)：
隨著科技的高速發(fā)展，現(xiàn)代社會對電子測試領(lǐng)域的高速精密測量提出了越來越高的要求。高速計數(shù)技術(shù)作為精密測時、測頻的技術(shù)基礎(chǔ)，是電子測量領(lǐng)域中重點研究課題。計數(shù)器是反映數(shù)字系統(tǒng)中狀態(tài)變化的部件，變化速度是計數(shù)器比較關(guān)鍵的參數(shù)，它直接決定了計數(shù)器能否適用于某個數(shù)字系統(tǒng)中。計數(shù)器的分類方法有很多種，從各輸出位的變化是否同步，可分為同步計數(shù)器和異步計數(shù)器，同步計數(shù)器一般由觸發(fā)器和邏輯門組成，它的最大速度由組成同步計數(shù)器的觸發(fā)器和邏輯門的延遲和邏輯關(guān)系決定。在設(shè)計同步計數(shù)器的過程中，通常要考慮定時裕量這個參數(shù)，定時裕量是用于衡量每個時鐘周期中保留的時間間隙或額外時間，如果在同步計數(shù)器的設(shè)計中每個觸發(fā)器和邏輯門都分配有一個大的定時裕量，則這個同步計數(shù)器可以工作在穩(wěn)定狀態(tài)，隨著時鐘頻率的提高，定時裕量降低，電路的不穩(wěn)定因素增加，當(dāng)時鐘頻率接近失效頻率時，定時裕量將到零，同步計數(shù)器電路工作進(jìn)入不穩(wěn)定狀態(tài)。另外同步計數(shù)器的位數(shù)越多(模越大)，所需要的邏輯門就越多，導(dǎo)致它的失效頻率越低。同步環(huán)形計數(shù)器是基于移位寄存器結(jié)構(gòu)的環(huán)形計數(shù)器，它是計數(shù)器中計數(shù)頻率最高的一種，其原因在于它的狀態(tài)翻轉(zhuǎn)中，不需要多余的邏輯門提供保持正常遞增或遞減的順序。但是由于這種計數(shù)器輸出狀態(tài)的順序不便于描述，又由于這種計數(shù)器對硬件資源的使用較多，在實際的工程應(yīng)用中很少得到使用。現(xiàn)有結(jié)構(gòu)的同步計數(shù)器普遍存在隨著計數(shù)器中觸發(fā)器數(shù)目增大，最大計數(shù)頻率必然降低這一問題。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種基于同余理論的互質(zhì)模并聯(lián)計數(shù)器，它克服了隨著計數(shù)器中觸發(fā)器數(shù)目增大，最大計數(shù)頻率降低這一傳統(tǒng)計數(shù)器普遍存在的問題。它由第一同步環(huán)形計數(shù)器P1、第二同步環(huán)形計數(shù)器P2…第r同步環(huán)形計數(shù)器Pr和譯碼單元2組成，第一同步環(huán)形計數(shù)器P1～第r同步環(huán)形計數(shù)器Pr中任意兩個同步環(huán)形計數(shù)器中的觸發(fā)器個數(shù)都互為質(zhì)數(shù)，所有同步環(huán)形計數(shù)器中觸發(fā)器的時鐘脈沖輸入端都連接在一起并接時鐘脈沖信號clk，所有同步環(huán)形計數(shù)器中的每個觸發(fā)器的正輸出端或反輸出端都分別連接在譯碼單元2的一個輸入端上。本發(fā)明的計數(shù)器工作時，所有的觸發(fā)器先清零，然后每來一個時鐘脈沖，數(shù)碼“1”在同步環(huán)形計數(shù)器內(nèi)部的觸發(fā)器間移動一位，所有觸發(fā)器輸入到譯碼器2的數(shù)據(jù)也發(fā)生一次變化，譯碼器2把輸入數(shù)據(jù)的變化翻譯成相應(yīng)的數(shù)值增減就完成了計數(shù)工作。本發(fā)明根據(jù)中國古代數(shù)學(xué)同余理論中的中國剩余定理，構(gòu)造一個互質(zhì)(互相不能被整除)因子的同步計數(shù)器組，即有r個同步環(huán)形計數(shù)器，這些同步環(huán)形計數(shù)器的模分別為n1，n2，……，nr(n1，n2，……，nr是r個互質(zhì)的正整數(shù))，將這些同步環(huán)形計數(shù)器的時鐘端并聯(lián)在一起，那么這個同步計數(shù)器組可輸出的狀態(tài)數(shù)n為n1n2……nr，它是n1，n2，……，nr的最小公倍數(shù)，假設(shè)開始時刻r個計數(shù)器全部清零，經(jīng)過x個時鐘之后到達(dá)第x個狀態(tài)，此時這r個同步計數(shù)器的狀態(tài)分別為a1，a2，……ar，則有如下關(guān)系式成立，x≡(a1N1x1+a2N2x2+……+arNrxr)(mod n1n2……nr) (1)其中，Nj＝n/nj，1≤j≤r，Nj是最小公倍數(shù)n除以第j個同步計數(shù)器的模nr，Nj在中國古代數(shù)學(xué)中稱為衍數(shù)；xj稱為乘率。由Njxj≡1(mod nj)，1≤j≤r可以求出xj的值。本發(fā)明提供的互質(zhì)模并聯(lián)計數(shù)器組的結(jié)構(gòu)使得環(huán)形計數(shù)器便于應(yīng)用于工程應(yīng)用中，使之展示其獨有的高速性能。本發(fā)明的有益效果是采用互質(zhì)模并聯(lián)計數(shù)器組的結(jié)構(gòu)，制造出便于工程上應(yīng)用的大模數(shù)高速計數(shù)器，由于它應(yīng)用了同步環(huán)形計數(shù)器作為它的基本組件，因此克服了傳統(tǒng)計數(shù)器隨著模數(shù)增大，最大計數(shù)頻率降低這一傳統(tǒng)計數(shù)器普遍存在的問題，由于每個環(huán)行計數(shù)器中觸發(fā)器的個數(shù)互質(zhì)，因此避免了出現(xiàn)狀態(tài)不唯一的情況，從而用很少的環(huán)行計數(shù)器個數(shù)就得到很大的計數(shù)，為高速連續(xù)計數(shù)提供了一種切實可行的技術(shù)手段。在調(diào)制域測量技術(shù)中，寬位數(shù)、高速同步計數(shù)器是無間隔時間測量(ZDT)的關(guān)鍵器件，它的最大計數(shù)頻率直接決定了測時、測頻的精度。高速同步計數(shù)器最大計數(shù)頻率的每一步提高都會給調(diào)制域測量及分析技術(shù)帶來性能指標(biāo)的更新，并有效地緩解了精密時間間隔測量技術(shù)中時間內(nèi)插的壓力。因此對高速同步計數(shù)器的研究具有重要的現(xiàn)實意義。


圖1是本發(fā)明實施方式一的結(jié)構(gòu)示意圖，圖2是實施方式二的結(jié)構(gòu)示意圖。
具體實施例方式具體實施方式
一下面結(jié)合圖1具體說明本實施方式。它由第一同步環(huán)形計數(shù)器P1、第二同步環(huán)形計數(shù)器P2…第r同步環(huán)形計數(shù)器Pr和譯碼單元2組成，第一同步環(huán)形計數(shù)器P1～第r同步環(huán)形計數(shù)器Pr中任意兩個同步環(huán)形計數(shù)器中的觸發(fā)器個數(shù)都互為質(zhì)數(shù)，所有同步環(huán)形計數(shù)器中觸發(fā)器的時鐘脈沖輸入端都連接在一起并接時鐘脈沖信號clk，所有同步環(huán)形計數(shù)器中的每個觸發(fā)器的正輸出端或反輸出端都分別連接在譯碼單元2的一個輸入端上。本實施方式中的所有觸發(fā)器都選用“D”觸發(fā)器，每個同步環(huán)形計數(shù)器的首個觸發(fā)器的輸入端都與末端觸發(fā)器的輸出端連接在一起，每個同步環(huán)形計數(shù)器的前端觸發(fā)器的輸出端都與后端觸發(fā)器的輸入端相連接。本發(fā)明的計數(shù)器初始狀態(tài)時，每個同步環(huán)形計數(shù)器的首個觸發(fā)器的正輸出端都為“1”，其它都為“0”。譯碼單元2既可以利用公式(1)編制程序來實現(xiàn)計數(shù)，也可以用硬件邏輯電路實現(xiàn)計數(shù)。
具體實施方式
二下面結(jié)合圖2具體說明本實施方式。它由第一同步環(huán)形計數(shù)器P1、第二同步環(huán)形計數(shù)器P2…第r同步環(huán)形計數(shù)器Pr和譯碼單元2組成，第一同步環(huán)形計數(shù)器P1～第r同步環(huán)形計數(shù)器Pr中任意兩個同步環(huán)形計數(shù)器中的觸發(fā)器個數(shù)都互為質(zhì)數(shù)，所有同步環(huán)形計數(shù)器中觸發(fā)器的時鐘脈沖輸入端都連接在一起并接時鐘脈沖信號clk，所有同步環(huán)形計數(shù)器中的每個觸發(fā)器的反輸出端都分別連接在譯碼單元2的一個輸入端上。本實施方式中的所有觸發(fā)器都選用“D”觸發(fā)器。
權(quán)利要求
1.基于同余理論的互質(zhì)模并聯(lián)計數(shù)器，其特征在于它由第一同步環(huán)形計數(shù)器(P1)、第二同步環(huán)形計數(shù)器(P2)…第r同步環(huán)形計數(shù)器(Pr)和譯碼單元(2)組成，第一同步環(huán)形計數(shù)器(P1)～第r同步環(huán)形計數(shù)器(Pr)中任意兩個同步環(huán)形計數(shù)器中的觸發(fā)器個數(shù)都互為質(zhì)數(shù)，所有同步環(huán)形計數(shù)器中觸發(fā)器的時鐘脈沖輸入端都連接在一起并接時鐘脈沖信號(clk)，所有同步環(huán)形計數(shù)器中的每個觸發(fā)器的正輸出端或反輸出端都分別連接在譯碼單元(2)的一個輸入端上。
2.根據(jù)權(quán)利要求1所述的基于同余理論的互質(zhì)模并聯(lián)計數(shù)器，其特征在于所有觸發(fā)器都選用“D”觸發(fā)器。
全文摘要
基于同余理論的互質(zhì)模并聯(lián)計數(shù)器，本發(fā)明公開一種同步移位寄存器型計數(shù)器。它克服了隨著計數(shù)器中觸發(fā)器數(shù)目(模)增大，最大計數(shù)頻率降低這一問題。它由第一同步環(huán)形計數(shù)器、第二同步環(huán)形計數(shù)器…第r同步環(huán)形計數(shù)器和譯碼單元2組成，第一同步環(huán)形計數(shù)器～第r同步環(huán)形計數(shù)器中任意兩個同步環(huán)形計數(shù)器中的觸發(fā)器個數(shù)都互為質(zhì)數(shù)，所有同步環(huán)形計數(shù)器的時鐘脈沖輸入端都連接在一起并接時鐘脈沖信號clk，所有同步環(huán)形計數(shù)器中的每個觸發(fā)器的正輸出端或反輸出端都分別連接在2的一個輸入端上。它應(yīng)用了同步環(huán)形計數(shù)器作為它的基本組件，每個環(huán)行計數(shù)器中觸發(fā)器的個數(shù)互質(zhì)，用很少的環(huán)行計數(shù)器個數(shù)就得到很大的計數(shù)，為高速連續(xù)計數(shù)提供了一種手段。
文檔編號H03K23/54GK1688109SQ20051000998
公開日2005年10月26日 申請日期2005年5月16日 優(yōu)先權(quán)日2005年5月16日
發(fā)明者付平, 孟升衛(wèi), 喬家慶, 尹洪濤, 劉兆慶 申請人:哈爾濱工業(yè)大學(xué)