專利名稱：用于pll/dll的高輸出阻抗電荷泵的制作方法
本申請要求于2003年12月11日遞交的美國臨時申請No.60/528,958的權(quán)益。上述申請的整個教益一并在此作為參考。
背景技術(shù)：
具有可調(diào)整延遲線的延遲鎖定環(huán)(DLL)用于通過延遲第一時鐘信號將第一時鐘信號與第二時鐘信號同步。DLL包括相位檢測器，檢查第一時鐘信號和第二時鐘信號之間的相位差?；跈z測到的相位差，DLL通過將適當?shù)难舆t添加到第一時鐘信號、直到第二時鐘信號與第一時鐘信號同相為止，使第一時鐘信號與第二時鐘信號同步。
圖1是現(xiàn)有技術(shù)DLL100的方框圖。時鐘緩沖器101緩沖從外部提供的時鐘(CLK)，以提供與壓控延遲線102和相位檢測器104相連的基準時鐘(CLK_REF)。壓控延遲線102產(chǎn)生作為CLK_REF的延遲版本的輸出時鐘(CLK_OUT)，并將其路由到器件內(nèi)的各種電路以及復(fù)制延遲電路103。復(fù)制延遲電路103提供與通過緩沖器101和配線路由的延遲相似的延遲。復(fù)制延遲(或者被稱作延遲模型電路)是本領(lǐng)域技術(shù)人員公知的。參見授予Foss等的美國專利No.5,796,673，來了解關(guān)于復(fù)制延遲的更多解釋。從復(fù)制延遲電路103輸出的反饋時鐘信號CLK_FB與相位檢測器104相連。其它現(xiàn)有技術(shù)的DLL使用數(shù)字抽頭延遲線。共同所有的美國專利No.5,796,673和6,087,868描述了這種類型的DLL。
取決于CLK_REF和CLK_FB之間的相位差，相位檢測器104產(chǎn)生相位控制信號(UP，DOWN)。當首先接收到CLK_REF上升沿時，將UP信號設(shè)為邏輯“1”，而當首先接收到CLK_FB上升沿時，將DOWN信號設(shè)為邏輯“1”。當接收到兩個信號的后續(xù)上升沿時，將UP和DOWN信號復(fù)位為邏輯“0”。因此，當在CLK_FB上升沿之前檢測到CLK_REF上升沿時，UP信號轉(zhuǎn)變?yōu)檫壿嫛?”，以便增大壓控延遲線(VCDL)102中的延遲，直到檢測到CLK_FB的下一個上升沿為止?；蛘撸绻贑LK_REF上升沿之前檢測到CLK_FB上升沿，DOWN信號轉(zhuǎn)變?yōu)檫壿嫛?”，以便減小延遲，直到檢測到CLK_REF的下一個上升沿。
電荷泵105和環(huán)濾波器106對相位檢測器104的相位控制信號(UP/DOWN)進行積分，以便提供可變偏置電壓VCTRL110。偏置電壓VCTRL選擇要由VCDL102添加到CLK_REF的延遲，以便將CLK_FB和CLK_REF同步。
圖2是可以用于圖1所示現(xiàn)有技術(shù)DLL中的現(xiàn)有技術(shù)電荷泵200的示意圖。參考圖1所示的DLL系統(tǒng)，DLL的響應(yīng)部分地由精確控制在DLL中控制壓控延遲102(圖1)的控制電壓VCTRL的能力來確定。所述能力又是由能夠?qū)⒑畏N精確程度的電流添加到電荷泵200的OUT節(jié)點或從OUT節(jié)點引出來確定。
電荷泵200的OUT節(jié)點處的電壓取決于從相位檢測器104(圖1)接收到的相位控制信號(UP/DOWN)。為了減小延遲，同時斷言(assert)DOWN信號和ENABLE信號(邏輯“1”)，這導(dǎo)致晶體管217的柵極處的邏輯為“1”，“導(dǎo)通”了晶體管217。由于晶體管215已經(jīng)“導(dǎo)通”，電流(下拉電流)通過晶體管215和晶體管217從節(jié)點OUT流向地。該下拉電流將電荷從OUT節(jié)點引出，導(dǎo)致OUT節(jié)點處的電壓下降。
為了增大延遲，同時斷言UP信號和ENABLE信號(邏輯“1”)，這導(dǎo)致晶體管209的柵極處的邏輯為“0”，“導(dǎo)通”了晶體管209。由于晶體管209“導(dǎo)通”和晶體管210“導(dǎo)通”，電流通過晶體管209和晶體管210從Vdd流向OUT節(jié)點。該電流流經(jīng)環(huán)濾波器106(圖1)并向節(jié)點OUT增加電荷。增加的電荷增大了OUT節(jié)點處的電壓。
電荷泵200包括被標記為M1、M2的兩個電流鏡，控制向電荷泵200的OUT節(jié)點提供的電流幅度。電流鏡M1包括主晶體管214以及從晶體管210和212，并控制從Vdd流經(jīng)晶體管210的上拉電流。電流鏡M2包括主晶體管216和從晶體管215。晶體管216從電流鏡M1中的晶體管212得到電流，將電流鏡像到晶體管215，以便通過晶體管215將下拉電流提供給地。
當DLL處于鎖定狀態(tài)時，相位檢測器104(圖1)典型地在每一個時鐘周期上在相等持續(xù)時間內(nèi)斷言其UP和DOWN信號。因此，電荷泵200在相等的時間段內(nèi)接收斷言的UP和DOWN信號，以便在節(jié)點OUT保持相同的電壓。當在相等的持續(xù)時間內(nèi)斷言相位比較器的UP和DOWN信號時，為了在DLL的輸出處提供零靜態(tài)相位偏差，電荷泵必須在輸出OUT(節(jié)點OUT)產(chǎn)生相同的電流脈沖，以便抵消電流脈沖并且不將凈電荷變化傳遞到環(huán)濾波器106(圖1)。
因此，為了使靜態(tài)相位誤差最小化，應(yīng)當盡可能接近地匹配通過晶體管210和晶體管215的漏極/源極電流。理想地，通過電流鏡M1中晶體管210和電流鏡M2中晶體管215的電流幅度相等。通過利用電流鏡M2將來自器件212的電流鏡像到器件210并且向下鏡像到器件215來執(zhí)行電流匹配。
然而，節(jié)點OUT處的電壓可能與節(jié)點“ctrl”處的電壓不同。該電壓差導(dǎo)致電流鏡M2中偏置晶體管216的漏極-源極電壓與晶體管215的漏極-源極電壓不同。對于晶體管212和晶體管210，相對于電流鏡M1中的偏置晶體管214的漏極-源極電壓也是一樣。源極-漏極電壓的改變導(dǎo)致漏極電流的改變，尤其當晶體管215和210具有較低的輸出阻抗時。這導(dǎo)致不同的漏極/源極電流流經(jīng)每一個電流鏡中的器件，最終導(dǎo)致晶體管210和晶體管215之間的電流差。晶體管215和晶體管210之間的電流差可以達到大約20％，當DLL處于鎖定狀態(tài)時，這導(dǎo)致了明顯的靜態(tài)相位誤差。在所示的實施例中，當工藝變小時，由于晶體管的輸出阻抗變小，靜態(tài)相位誤差增大。
當DLL處于鎖定狀態(tài)時，將DLL靜態(tài)相位誤差理解為恒定地出現(xiàn)在CLK_REF和CLK_FB之間的相位差，并且在每一個時鐘周期期間，通過晶體管210提供給節(jié)點OUT的電荷等于通過晶體管215從節(jié)點OUT引出的電荷。因此，相位檢測器檢測到在節(jié)點OUT處時鐘信號完全對齊且電壓電平?jīng)]有變化。
圖3是示出了在鎖定條件之前圖2所示現(xiàn)有技術(shù)DLL中的源和匯電流的曲線圖。軌跡150與圖2中通過晶體管210的源電流相對應(yīng)，軌跡152與圖2中通過晶體管215的匯電流相對應(yīng)。在鎖定條件之前，源電流和匯電流不相等，源電流大于匯電流。在鎖定條件中，每一個軌跡150和152下方的面積相同。因此，當電流不相等時，DLL補償了相位誤差或“靜態(tài)相位誤差”，以便在節(jié)點OUT保持相同的電荷。相位誤差源自具有較低電流的信號在時間上比具有較高電流的信號更寬，使得面積實質(zhì)上相等。盡管在近似相同的時間處出現(xiàn)每一個軌跡150和152的下降沿，但是在不同的時間處出現(xiàn)上升沿，以補償不相等的源和匯電流。因此，現(xiàn)有技術(shù)DLL的本質(zhì)設(shè)計導(dǎo)致了相位誤差。
在亞微米技術(shù)(即，0.13微米或更小)中，晶體管的輸出阻抗隨著溝道長度的縮短而減小，因此晶體管不滿足電荷泵的輸出晶體管所需的輸出阻抗的要求。一種提高電荷泵的輸出阻抗以使靜態(tài)相位誤差最小化的公知方法是通過使用共射-共基放大器電流源。然而，共射-共基放大器電流源不符合電源電壓減小的發(fā)展趨勢。例如，對于1V的電源電壓以及典型的0.25V到0.3V的閾值電壓，1V電源電壓過低，不能維持兩個串聯(lián)的共射-共基放大器電流源(每一個具有兩個閾值電壓)。

發(fā)明內(nèi)容
通過使用主動(active)電流源來最小化電荷泵中的靜態(tài)相位誤差。主動電流源還減輕了低電源電壓的影響。根據(jù)本發(fā)明的實施例，一種電荷泵包括上拉電路、下拉電路和運算放大器。上拉電路提供上拉電流以提高電荷泵輸出處的電壓。下拉電路提供下拉電流以減小電荷泵輸出處的電壓。運算放大器具有第一輸入和第二輸入。第一輸入與電荷泵輸出相連，第二輸入與向下拉電路提供電流的晶體管的漏極相連。運算放大器輸出與所述晶體管和下拉電路相連。運算放大器調(diào)整運算放大器輸出處的電壓電平，以使運算放大器輸入之間的電壓差最小，并減小下拉電流和上拉電流之間的差。
電荷泵還可以包括與運算放大器的第一輸入相連的啟動電路，在電荷泵的加電期間，所述啟動電路將第一輸入處的電壓設(shè)為低于電源電壓的電壓電平。在本發(fā)明的實施例中，向電荷泵提供的電源電壓可以是大約1伏特。
上拉電路包括第一PMOS器件和第二PMOS器件。第一PMOS器件的漏極與第二PMOS器件的源極相連，第一PMOS器件的源極與電源電壓節(jié)點(或軌(rail))相連，以及第二PMOS器件的漏極與電荷泵輸出相連。當?shù)谝籔MOS器件導(dǎo)通時，上拉電路提供上拉電流。
下拉電路包括第一NMOS器件和第二NMOS器件。第一NMOS器件的漏極與第二NMOS器件的源極相連，第一NMOS器件的源極與地相連，以及第二NMOS器件的漏極與電荷泵輸出相連。當?shù)谝籒MOS器件導(dǎo)通時，下拉電路提供下拉電流。
電荷泵還包括向下拉電路和上拉電路提供電流的基準電流源。在一個實施例中，基準電流源包括可編程晶體管陣列。運算放大器可以是低功率軌至軌輸入、軌至軌輸出運算放大器。


如附圖(其中貫穿不同附圖由相同標號來表示相同部件)所示，根據(jù)本發(fā)明實施例的以下更具體的描述，本發(fā)明的上述和其它目的、特征和優(yōu)點將更加顯而易見。附圖不必是按比例的，而是著重于演示本發(fā)明的原理。
圖1是現(xiàn)有技術(shù)延遲鎖定環(huán)的方框圖；圖2是可以在圖1所示的現(xiàn)有技術(shù)DLL中使用的現(xiàn)有技術(shù)電荷泵的示意圖；圖3是示出了在鎖定條件之前在圖2所示現(xiàn)有技術(shù)DLL中的源和匯電流的曲線圖；圖4是根據(jù)本發(fā)明原理的電荷泵的示意圖；圖5是示出了在鎖定條件之前圖4所示電荷泵中的源和匯電流脈沖的曲線圖；圖6是圖4所示運算放大器的示意圖；圖7是可以在圖4的電荷泵中使用的可編程晶體管陣列的示意圖；
圖8是能夠使用電荷泵的現(xiàn)有技術(shù)鎖相環(huán)的方框圖；以及圖9是示出了具有不同配置的電荷泵另一個實施例的示意圖，其中運算放大器控制PMOS器件而不是圖4中實施例所示的NMOS器件。
具體實施例方式
本發(fā)明優(yōu)選實施例的描述如下。
圖4是根據(jù)本發(fā)明原理的電荷泵300的示意圖。電荷泵300包括多個晶體管。在所示的實施例中，晶體管是金屬氧化物半導(dǎo)體(“MOS”)晶體管，也被稱作場效應(yīng)晶體管(“FET”)。如本領(lǐng)域技術(shù)人員所公知的，存在兩種類型的MOS晶體管n溝道MOS晶體管(NMOS)和p溝道MOS晶體管(PMOS)。電荷泵300包括NOMS晶體管和PMOS晶體管。利用柵極處的圓圈圖形化地示出了PMOS晶體管。
電荷泵300包括電流鏡M1和主動(active)電流鏡M3。電流鏡M1與結(jié)合圖2所示現(xiàn)有技術(shù)電荷泵200所述的電流鏡M1相似。主動電流鏡M3包括運算放大器(“op amp”)323，運算放大器323通過主動地(actively)使節(jié)點“OUT”的電壓實質(zhì)上等于節(jié)點“ctrl”的電壓以使晶體管315的輸出(漏極)電流(電荷泵下拉電流)和晶體管310的輸出(漏極)電流(電荷泵上拉電流)之間的差最小，來使靜態(tài)相位誤差最小。
電流鏡M1包括偏置PMOS晶體管314以及NMOS晶體管310和312。電壓Vbn設(shè)置電流鏡M1的偏置電壓，并設(shè)置流經(jīng)PMOS晶體管314的電流。PMOS晶體管314和313提供了將電流提供給下拉電路和上拉電路的基準電流源。在PMOS晶體管312和310中鏡像通過PMOS晶體管314的電流。作為本領(lǐng)域的公知常識，通過改變這些器件的尺寸(寬度/長度比)，可以修改流經(jīng)電流鏡中每一個晶體管的電流。
取決于由PMOS器件314的源極-漏極連接節(jié)點處的偏置電壓Vbn提供的電壓，電流鏡M1中的PMOS器件314向電荷泵提供初始電流。當在DLL系統(tǒng)中使用電荷泵時，偏置電壓根據(jù)延遲鏈的總延遲來調(diào)整電荷泵的最大電流，以便基準頻率和DLL帶寬之間的比率保持恒定。
PMOS晶體管314的柵極與PMOS晶體管314的漏極相連。PMOS器件312和310的柵極與PMOS器件314的柵極相連，這使得能夠?qū)⒃摮跏茧娏麋R像到PMOS晶體管312和310。NMOS晶體管316的漏極與PMOS器件312的漏極相連。因此，鏡像到PMOS器件312的電流是電流鏡M3中提供到NMOS器件316的相同電流。NMOS器件316的柵極與NMOS器件315的柵極相連，這使得能夠?qū)MOS器件316的漏極電流鏡像到電流鏡M3中的NMOS器件315，以便提供下拉電流。
通常，當啟用電荷泵(斷言信號ENABLE或?qū)⑵潋?qū)動為邏輯1)并斷言信號UP時，由通過NAND門301、反相器302和304以及傳送門(pass gate)303施加到晶體管309的柵極的電壓來“導(dǎo)通”晶體管309。這允許電流流經(jīng)上拉電路中的PMOS晶體管309和310。該電流將電荷添加到與環(huán)濾波器206(圖1)相連的OUT節(jié)點。這增多了電荷，同時晶體管309處于“導(dǎo)通”導(dǎo)致節(jié)點OUT的電壓增大，當由電荷泵300代替圖1所示現(xiàn)有技術(shù)DLL 100中所示的電荷泵105時，這導(dǎo)致增大了由壓控延遲線102所產(chǎn)生的延遲。類似地，當啟用電荷泵(ENABLE高)并斷言信號DOWN時，由通過NAND門305以及反相器306、307和308施加到柵極的電壓來“導(dǎo)通”晶體管317。這允許電流流經(jīng)下拉電路中的晶體管315和317。電流通過晶體管315、317從節(jié)點OUT流向地，該電流從節(jié)點OUT取走電荷。這減少了電荷，同時晶體管315處于“導(dǎo)通”導(dǎo)致節(jié)點OUT的電壓下降，并且由壓控延遲線102(圖1)產(chǎn)生的延遲減小。
匹配從NAND門302、304的輸入處的UP/DOWN信號通過反相器303、304以及通過反相器307、308到晶體管310、315的柵極的路徑，以提供相同的插入延遲。路徑中包括傳送門303以便復(fù)制在從DOWN信號到晶體管317的柵極的路徑中的反相器307所增加的延遲。為了補償當晶體管309“導(dǎo)通”時NMOS晶體管309的源極漏極路徑兩端的較小電壓降，添加PMOS晶體管311和313，以提供與通過PMOS晶體管309的電流路徑的對稱。NMOS晶體管318提供了與通過PMOS晶體管315的電流路徑的對稱。
電流鏡M3控制下拉電流(通過NMOS晶體管315到地)和上拉電流(從Vdd通過PMOS晶體管310)之間的比率。下拉電流減小了節(jié)點OUT處的電壓，上拉電流增大了節(jié)點OUT處的電壓。因此，M1電流鏡通過PMOS器件310設(shè)置電荷泵的最大電流，M3電流鏡控制上拉和下拉電流之間的比率。通過使用公知技術(shù)，電流鏡M1和M3可以可調(diào)整或可編程。可以確定電流鏡M3中晶體管315和316的尺寸，以便傳遞更多或更少電流。這允許電路設(shè)計者補償例如寄生電阻和電容以及參數(shù)變化的其它因子。然而，這種調(diào)整是靜態(tài)的，一旦已經(jīng)封裝芯片就不能重新調(diào)整，并且不能補償OUT節(jié)點處的電壓變化。
根據(jù)本發(fā)明的一個實施例，如圖4所示，通過使用運算放大器來提供電流鏡的主動調(diào)整。主動電流鏡M3中的運算放大器323的反相輸入與節(jié)點OUT相連，且運算放大器323的非反相輸入與節(jié)點“n14”相連。運算放大器323的輸出節(jié)點與節(jié)點“ctrl”和NMOS器件315、316的柵極相連。如果在節(jié)點OUT和“n14”之間存在任意電壓差，運算放大器323調(diào)整控制節(jié)點“ctrl”上的電壓。通過NMOS器件315、316，控制節(jié)點“ctrl”上的電壓變化導(dǎo)致節(jié)點OUT和節(jié)點“n14”上的對應(yīng)電壓變化。
在電荷泵的操作期間，運算放大器323通過主動地保持節(jié)點“n14”上的電壓實質(zhì)上等于節(jié)點OUT上的輸出電壓，使靜態(tài)相位誤差最小。當DLL處于鎖定狀態(tài)時，在輸出(“OUT”)處能夠產(chǎn)生相同的上拉和下拉電流非常重要。在已經(jīng)實現(xiàn)了鎖定條件的DLL中，當UP和DOWN脈沖具有相等的持續(xù)時間時，大多數(shù)時間不能主動地對節(jié)點OUT進行充電或放電。此外，UP和DOWN脈沖能夠具有比結(jié)合圖2所述的現(xiàn)有技術(shù)電荷泵短的持續(xù)時間，這導(dǎo)致器件中所需功率的減小。因此，節(jié)點OUT處的電壓實質(zhì)上保持恒定。節(jié)點“ctrl”處的電壓變化導(dǎo)致在NMOS晶體管315、316中流動的電流的相應(yīng)變化。然而，由于節(jié)點“n14”的電容小于節(jié)點OUT處出現(xiàn)的電容，節(jié)點“ctrl”處電壓的變化對節(jié)點“n14”的影響快于對節(jié)點OUT的影響。
運算放大器323如下主動地控制節(jié)點OUT處的電壓如果節(jié)點“n14”處的電壓高于節(jié)點OUT處的電壓，則運算放大器323增大節(jié)點“ctrl”處的電壓。節(jié)點“ctrl”處電壓的增大導(dǎo)致流經(jīng)NMOS晶體管316和NMOS晶體管315的電流增大，這減小了節(jié)點“n14”處的電壓，直到該電壓與節(jié)點OUT處的電壓相同。如果節(jié)點“n14”的電壓小于節(jié)點OUT的電壓，則運算放大器323減小節(jié)點“ctrl”的電壓。節(jié)點“ctrl”上電壓的減小導(dǎo)致在NMOS晶體管316和NMOS晶體管315中流動的電流的減小。由于節(jié)點“ctrl”處的電壓改變節(jié)點“n14”上的電壓快于改變節(jié)點OUT上的電壓，當節(jié)點“n14”上的電壓等于節(jié)點OUT上的電壓，達到了新的平衡點。當節(jié)點“n14”上的電壓與輸出電壓OUT實質(zhì)上相同時，通過NMOS器件315的源極/漏極電流(下拉電流)實質(zhì)上與通過PMOS器件310的源極/漏極電流(上拉電流)相等。
通過向電荷泵提供包括運算放大器的主動電流鏡，NMOS晶體管對315、316以及PMOS晶體管對312、310的漏極、源極和柵極處的電壓條件實質(zhì)上相等，并且比圖2所示現(xiàn)有技術(shù)電路接近許多，這導(dǎo)致非常精確的匹配電流通過NMOS晶體管315和PMOS晶體管310。晶體管319和320是簡單的緩沖電容，這防止了由NMOS器件315和PMOS器件310引起的噪聲連接到電流鏡M1、M2的各個偏置節(jié)點。
優(yōu)選地，運算放大器323具有軌至軌(rail to rail)(Vdd到Vss(地))的輸入范圍。在晶體管315、316是如圖4所示的NMOS器件的實施例中，所需的輸出范圍從Vdd向下到接近地以上的預(yù)定電壓，即，比地高NMOS晶體管的一個閾值電壓(Vtn)。該輸出電壓范圍保證了NMOS晶體管315和316永遠不會出現(xiàn)導(dǎo)致電路不可運行的完全“截止”。在晶體管315、316是如圖9所示的PMOS器件的一個可選實施例中，所需的輸出范圍從Vss到Vtp(即，比Vdd低PMOS晶體管的一個閾值電壓)。因此，具有軌至軌輸出范圍的運算放大器323是優(yōu)選的。
在加電階段期間，如果節(jié)點“n14”處的電壓低于節(jié)點OUT處的電壓，將運算放大器的輸出(即節(jié)點“ctrl”)變低。由于節(jié)點“ctrl”與NMOS器件315的柵極相連，NMOS器件315很可能“截止”。電路可能被凍結(jié)在該狀態(tài)，或可能需要較長時間來恢復(fù)。這兩種情況都是不希望的。
包括NMOS器件321和NMOS器件322的啟動電路有助于電荷泵在加電階段達到其工作點。啟動電路最初將節(jié)點OUT的電壓設(shè)為小于Vdd的數(shù)值。這使得運算放大器323能夠在加電階段之后正確地進行操作。在加電階段內(nèi)加電之后的預(yù)定時間段內(nèi)斷言的啟動信號與NMOS器件322的柵極相連。NMOS器件322是柵極和源極與節(jié)點OUT相連的二極管連接方式。NMOS器件322的漏極與NMOS器件322的漏極相連。
當斷言與NMOS器件321的漏極相連的啟動信號時，NMOS器件322“導(dǎo)通”。節(jié)點OUT近似等于Vdd，因此，由于NMOS器件321和NMOS器件322“導(dǎo)通”，流經(jīng)NMOS器件321和NMOS器件322的電流導(dǎo)致節(jié)點OUT處電壓下降。
因此，啟動電路保證了在加電階段節(jié)點OUT處的電壓小于節(jié)點“n14”處的電壓，因此，最初到運算放大器323的差分輸入電壓為正，并且在啟動階段期間，將運算放大器323的輸出處節(jié)點“ctrl”驅(qū)動為高，保持NMOS器件315導(dǎo)通。這迫使節(jié)點OUT在該預(yù)定時間段內(nèi)近似為NMOS晶體管的閾值電壓。在加電階段之后，去斷言(de-assert)啟動信號，不再需要啟用啟動電路。
本發(fā)明將電流偏差(即，NMOS晶體管315和PMOS晶體管310之間的電流差)減小為大約4％。這導(dǎo)致對于整個DLL系統(tǒng)較高地減小了靜態(tài)相位誤差。在本實施例中通過將電荷泵的電流偏差從20％減小到4％，將PLL/DLL的整個靜態(tài)相位誤差從300ps減小到60ps。
圖5是示出了在鎖定條件之前圖4所示電荷泵中的源和匯電流脈沖的曲線圖。在該示例中，軌跡154與通過圖4中晶體管309的源電流相對應(yīng)，軌跡156與通過圖4中晶體管317的匯電流相對應(yīng)。在根據(jù)本發(fā)明的實施例中，源電流和匯電流在幅度上實質(zhì)上相等。由于圖5示出了鎖定條件之前的脈沖，DLL會開始改變節(jié)點OUT的電壓，以便在搜索鎖定條件時對齊源和匯脈沖的邊沿。當達到鎖定條件時，每一個軌跡154、156下方的面積相等，這導(dǎo)致節(jié)點OUT處電壓的穩(wěn)定電平。當源和匯電流在幅度上實質(zhì)上相等時，脈沖邊沿的對齊更加精確，消除了對靜態(tài)相位誤差起作用的最大分量之一。
圖6是圖4所示運算放大器323的實施例的示意圖。運算放大器基于以非常低電壓操作的互補輸入對。在所示的實施例中，運算放大器能夠利用從Vdd到Vss的1V總電源電壓進行操作，其中假定Vss是大約0V(與地相連)。
運算放大器323包括兩個差分放大器442和444、偏置電路446和輸出級440。差分放大器442、444具有互補輸入對，其中，第一差分放大器具有NMOS晶體管輸入對411、412，第二差分放大器具有PMOS晶體管輸入對404、405。第一差分放大器442還包括晶體管PMOS晶體管403和NMOS晶體管406、407。第二差分放大器444還包括PMOS晶體管409、410和NMOS晶體管413。
輸出級440包括晶體管401和402。偏置電路包括晶體管414、415、416、417、418和419，并且向輸出級440中的晶體管401、第一差分放大器442中的晶體管403和第二差分放大器444中的晶體管413提供偏置電壓。
圖4所示的節(jié)點OUT與每一個差分放大器的差分輸入“inm”相連，圖4所示的節(jié)點“n14”與每一個差分放大器的差分輸入“inp”相連。運算放大器的輸出級“diff_out”與圖4所示的節(jié)點“ctrl”相連。
當啟用電荷泵300(圖4)(斷言信號ENABLE或?qū)⑵潋?qū)動為邏輯1)時，晶體管419導(dǎo)通，使得電流可以流經(jīng)晶體管416、417、418和419。在晶體管408中鏡像第二差分放大器444中晶體管409中的電流。晶體管408提供了第二差分放大器的輸出。在第一差分放大器440的晶體管406中，對來自晶體管404的電流(表示第一差分放大器的輸出)和來自晶體管408的電流(表示第二差分放大器的輸出)進行求和并鏡像到輸出級中的晶體管402。當禁用電荷泵300(去斷言信號ENABLE或?qū)⑵潋?qū)動為邏輯0)時，由于晶體管419柵極處的邏輯0，晶體管419截止，運算放大器不能修改ctrl節(jié)點上的電壓。
其它實施例可以使用可編程陣列主晶體管用于電流鏡中的基準電流源，以便配置或測試電路的操作。圖7是適于代替圖4的晶體管313和晶體管314的這種可編程晶體管陣列的示意圖500。四個有效低選擇信號(SEL0b、SEL1b、SEL2b和SEL3b)與四個選擇PMOS晶體管501、502、503和504相連。每一個選擇晶體管與不同的電流鏡主PMOS晶體管505、506、507和508相連。一個或多個SEL信號為有效低，這使得能夠流動可變電流。電流的幅度變化取決于處于有效低的SEL信號的數(shù)目。例如，僅SEL0b為有效低時，電流只能流經(jīng)PMOS晶體管505和選擇晶體管501，并且在圖4的晶體管312和310中鏡像該電流。在所有四個選擇信號為有效低時，因為電流流經(jīng)PMOS晶體管505、506、507和508以及所有的選擇晶體管，增大了電流的幅度。通過與晶體管310和312相連的Vbn節(jié)點在晶體管312和310中鏡像該電流。
可以通過寄存器、熔斷編程、掩模編程或本領(lǐng)域的其它任意公知技術(shù)來控制SEL信號。盡管示出了四組可編程主晶體管，可以使用任意數(shù)目。通過由晶體管的可編程陣列來代替圖4的兩個晶體管416和418，可以將利用NMOS晶體管的類似電路用于添加可編程性。
本發(fā)明并不局限于在DLL中使用的電荷泵。例如，本發(fā)明還可以使用于鎖相環(huán)中的電荷泵。鎖相環(huán)(PLL)是用于將第一時鐘信號與第二時鐘信號同步的另一種公知電路。
圖8是現(xiàn)有技術(shù)PLL 600的方框圖。由時鐘緩沖器601緩沖從外部提供的時鐘(CLK)，以便提供與相位檢測器604相連的基準時鐘(CLK_REF)。根據(jù)CLK_REF和CLK_FB之間的相位差，相位檢測器604產(chǎn)生相位控制信號(UP、DOWN)。
電荷泵605和環(huán)濾波器606對相位檢測器604的相位控制信號(UP/DOWN)進行積分，以提供可變偏置電壓VCTRL110。偏置電壓VCTRL控制壓控振蕩器(VCO)602，壓控振蕩器602輸出時鐘信號CLK_OUT。輸出時鐘信號CLK_OUT的頻率與偏置電壓VCTRL610成正比。VCO是本領(lǐng)域公知的。
可選地，將CLK_OUT信號與分壓器603相連，以產(chǎn)生反饋時鐘信號CLK_FB。如果相位檢測器在CLK_FB的上升沿之前檢測到CLK_REF的上升沿，則斷言UP信號，導(dǎo)致VCTRL升高，從而增大CLK_OUT信號的頻率。如果相位檢測器在CLK_REF的上升沿之前檢測到CLK_FB的上升沿，則斷言DOWN信號，導(dǎo)致VCTRL減小，從而減小CLK_OUT信號的頻率。
圖9是示出了具有不同配置的電荷泵另一個實施例的示意圖，其中運算放大器控制PMOS器件而不是圖4中實施例所示的NOMS晶體管。通過應(yīng)用本發(fā)明的相同原理，運算放大器323按照與結(jié)合圖4所示實施例所述相同的方式，平衡晶體管310′、312′、315和316′的漏極。
已經(jīng)描述了本發(fā)明，以便用于PLL/DLL系統(tǒng)中的電荷泵。然而，本發(fā)明并不局限于PLL/DLL系統(tǒng)?？梢栽谛枰浅＞_的電流鏡以及電流鏡的輸出電壓不能達到地(這導(dǎo)致主動電流鏡中op amp不可運行)的任意系統(tǒng)中使用本發(fā)明。
盡管已經(jīng)參考優(yōu)選實施例具體地示出并描述了本發(fā)明，本領(lǐng)域的技術(shù)人員可以理解，在不脫離由所附權(quán)利要求限定的本發(fā)明的范圍的前提下，可以對形式和細節(jié)進行各種改變。
權(quán)利要求
1.一種電荷泵，包括上拉電路，提供上拉電流以提高電荷泵輸出處的電壓；下拉電路，提供下拉電流以減小電荷泵輸出處的電壓；以及運算放大器，具有第一輸入和第二輸入，第一輸入與電荷泵輸出相連，第二輸入與向下拉電路提供電流的晶體管的漏極相連，運算放大器輸出與下拉電路和所述晶體管的柵極相連，運算放大器根據(jù)輸入之間的電壓差來調(diào)整運算放大器輸出處的電壓電平，以使輸入之間的電壓差最小，并減小下拉電流和上拉電流。
2.根據(jù)權(quán)利要求1所述的電荷泵，還包括與第一輸入相連的啟動電路，在電荷泵的加電期間，所述啟動電路將第一輸入處的電壓設(shè)為低于電源電壓的電壓電平。
3.根據(jù)權(quán)利要求1所述的電荷泵，其中，向電荷泵提供的電源電壓是大約1伏特。
4.根據(jù)權(quán)利要求1所述的電荷泵，其中，上拉電路包括第一PMOS器件和第二PMOS器件，第一PMOS器件的漏極與第二PMOS器件的源極相連，第一PMOS器件的源極與電源電壓節(jié)點相連，以及第二PMOS器件的漏極與電荷泵輸出相連，當?shù)谝籔MOS器件導(dǎo)通時，上拉電路提供上拉電流。
5.根據(jù)權(quán)利要求1所述的電荷泵，其中，下拉電路包括第一NMOS器件和第二NMOS器件，第一NMOS器件的漏極與第二NMOS器件的源極相連，第一NMOS器件的源極與地相連，以及第二NMOS器件的漏極與電荷泵輸出相連，當?shù)谝籒MOS器件導(dǎo)通時，下拉電路提供下拉電流。
6.根據(jù)權(quán)利要求1所述的電荷泵，還包括向下拉電路和上拉電路提供電流的基準電流源。
7.根據(jù)權(quán)利要求6所述的電荷泵，其中，基準電流源包括可編程晶體管陣列。
8.根據(jù)權(quán)利要求1所述的電荷泵，其中，運算放大器具有軌至軌的輸入范圍和軌至軌的輸出范圍。
9.一種用于使電荷泵中的偏差電流最小的方法，包括提供下拉電流和上拉電流，以修改電荷泵輸出處的電壓；將運算放大器的第一輸入與電荷泵輸出相連；將運算放大器的第二輸入與向下拉電路提供電流的晶體管的漏極相連，將運算放大器輸出與下拉電路和所述晶體管的柵極相連；以及根據(jù)第二輸入和第一輸入之間的電壓差來調(diào)整運算放大器輸出處的電壓電平，以使輸入之間的電壓差最小，并減小上拉電流和下拉電流。
10.根據(jù)權(quán)利要求9所述的方法，還包括在電荷泵的加電期間，將第一輸入處的電壓設(shè)置為低于電源電壓的電壓電平。
11.根據(jù)權(quán)利要求10所述的方法，其中，電源電壓是大約1伏特。
12.一種電荷泵，包括用于提供上拉電流以提高電荷泵輸出處的電壓的裝置；用于提供下拉電流以減小電荷泵輸出處的電壓的裝置；以及放大裝置，具有第一輸入和第二輸入，第一輸入與電荷泵輸出相連，第二輸入與向用于提供下拉電流的裝置提供電流的晶體管的漏極相連，放大裝置輸出與用于提供下拉電流的裝置和所述晶體管的柵極相連，放大裝置根據(jù)第二輸入和第一輸入之間的電壓差來調(diào)整放大裝置輸出處的電壓電平，以使輸入之間的電壓差最小，并減小下拉電流和上拉電流。
13.一種電荷泵，包括包括第一晶體管和第二晶體管的基準路徑，每一個晶體管包括源極、柵極和漏極，第一晶體管和第二晶體管的漏極與具有基準電壓的基準節(jié)點相連；包括第三晶體管和第四晶體管的輸出路徑，每一個晶體管包括源極、柵極和漏極，第三晶體管和第四晶體管的漏極與用于提供輸出電壓的輸出節(jié)點相連，第一晶體管的柵極與第三晶體管的柵極相連；以及包括第一輸入、第二輸入和放大器輸出的運算放大器，第一輸入與基準節(jié)點相連，第二輸入與輸出節(jié)點相連，放大器輸出與第二和第四晶體管的柵極相連，用于使基準電壓和輸出電壓相等，第一輸入是非反相輸入且第二輸入是反相輸入。
14.一種電荷泵，包括包括第一晶體管和第二晶體管的基準路徑，每一個晶體管包括源極、柵極和漏極，第一晶體管和第二晶體管的漏極與具有基準電壓的基準節(jié)點相連；包括第三晶體管和第四晶體管的輸出路徑，每一個晶體管包括源極、柵極和漏極，第三晶體管和第四晶體管的漏極與用于提供輸出電壓的輸出節(jié)點相連，第二晶體管的柵極與第四晶體管的柵極相連；以及包括第一輸入、第二輸入和放大器輸出的運算放大器，第一輸入與基準節(jié)點相連，第二輸入與輸出節(jié)點相連，放大器輸出與第一和第三晶體管的柵極相連，用于使基準電壓和輸出電壓相等，第一輸入是反相輸入且第二輸入是非反相輸入。
全文摘要
一種在鎖相環(huán)/延遲鎖定環(huán)中使用的電荷泵，包括上拉電路、下拉電路和運算放大器。將電荷泵設(shè)計為使與上拉和下拉電路的操作相關(guān)聯(lián)的靜態(tài)相位誤差最小。運算放大器的使用還減輕了低電源電壓的影響。
文檔編號H03L7/06GK1902823SQ200480037036
公開日2007年1月24日 申請日期2004年12月10日 優(yōu)先權(quán)日2003年12月11日
發(fā)明者迪特爾·黑勒 申請人:睦塞德技術(shù)公司