專(zhuān)利名稱(chēng)：分頻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及分頻器。
分頻器是公知的，并且是在諸如鎖相環(huán)路(PLL)、預(yù)定標(biāo)器、數(shù)字接收器這樣的應(yīng)用中廣泛使用的設(shè)備。通常，分頻器需要以便捷方式連接的觸發(fā)器，用于獲得理想的分頻。
半導(dǎo)體技術(shù)中實(shí)際的趨勢(shì)是減小晶體管的尺寸，用于提高電路的速度，以及減小集成電路的電源電壓，用于降低芯片的耗散功率。
US-A6424194描述了利用電流控制CMOS(C3MOS)邏輯的超高速電路，其中該電流控制CMOS邏輯以傳統(tǒng)的CMOS工藝技術(shù)制造。利用C3MOS技術(shù)實(shí)現(xiàn)整個(gè)的邏輯元件家族，該邏輯元件家族包括反相器/緩沖器，電平移位器，NAND門(mén)，NOR門(mén)，XOR門(mén)，鎖存器，觸發(fā)器等。通過(guò)將C3MOS邏輯與低功率的傳統(tǒng)CMOS邏輯結(jié)合，在每個(gè)電路應(yīng)用中實(shí)現(xiàn)功率損耗和速度之間的最優(yōu)平衡。結(jié)合的C3MOS/CMOS邏輯允許更高的電路集成，諸如在光纖通信系統(tǒng)中使用的高速收發(fā)器。注意到在上述專(zhuān)利中提出的電路仍然使用了至少兩層的層疊晶體管，這使得它們較不適于相對(duì)低電壓(1.2，0.9或者0.7V)電源的應(yīng)用。通過(guò)層疊晶體管，由于反向偏置的影響，上部晶體管的閾值電壓增加。因此，上部晶體管沒(méi)有最大增益和最大運(yùn)行速度。
因此，本發(fā)明的目的是提供一種分頻器，該分頻器適于低電源電壓和高運(yùn)行速度。
本發(fā)明由獨(dú)立權(quán)利要求限定。從屬權(quán)利要求描述了有益實(shí)施例。
根據(jù)本發(fā)明，分頻器包括第一觸發(fā)器，該第一觸發(fā)器具有用于接收時(shí)鐘信號(hào)的第一時(shí)鐘輸入端，第一數(shù)據(jù)輸入端和第一輸出端。該分頻器還包括第二觸發(fā)器，該第二觸發(fā)器具有第二時(shí)鐘輸入端，用于接收第二時(shí)鐘信號(hào)，該第二時(shí)鐘信號(hào)與輸入至第一時(shí)鐘輸入端的時(shí)鐘信號(hào)基本反相；和連接至第一輸出端的第二數(shù)據(jù)輸入端。第二觸發(fā)器還包括第二輸出端和第三輸出端，該第二和第三輸出端(Q2，Qa2)提供彼此反相的信號(hào)。第三輸出端連接至第一數(shù)據(jù)輸入端。時(shí)鐘信號(hào)的周期與經(jīng)由分頻器的反相級(jí)的延遲具有相同的數(shù)量級(jí)。
現(xiàn)有技術(shù)中的分頻器如圖2所示。該分頻器包括第一和第二觸發(fā)器，每個(gè)觸發(fā)器，它們中的每一個(gè)如

圖1所示實(shí)現(xiàn)。在圖1中，晶體管M1和M2實(shí)現(xiàn)R-S觸發(fā)器，該觸發(fā)器由時(shí)鐘信號(hào)控制，該時(shí)鐘信號(hào)具有兩個(gè)分量，這兩個(gè)分量分別是彼此反相的C1和C1。輸入信號(hào)D經(jīng)由受控反相器M5，M6輸入至觸發(fā)器的輸入端。這種類(lèi)型的兩個(gè)觸發(fā)器如圖2所示連接在一起，用于提供分頻器。觀察到從第二觸發(fā)器的輸出端Q2經(jīng)由受控反相器M5，M6存在反饋連接，用于向第一觸發(fā)器M1-M4提供輸入信號(hào)Q4。反相器M5，M6將信號(hào)延遲一段時(shí)間，該延遲時(shí)間取決于該反相器的幾何形狀和實(shí)現(xiàn)該反相器所使用的技術(shù)。當(dāng)需要分頻的信號(hào)的周期與經(jīng)由反相器M5，M6的延遲在相同量程內(nèi)時(shí)，不能將該信號(hào)從受控反相器的輸入端傳送至輸出端。因此，受控反相器M5，M6在輸入端限制了可以被分頻的最大頻率。本發(fā)明基于有創(chuàng)造力的認(rèn)識(shí)將來(lái)自第二觸發(fā)器的反饋信號(hào)進(jìn)行反相，從而允許去除反相器M5，M6，并有利于提高利用該分頻器分頻的輸入信號(hào)的最大頻率。
在一個(gè)實(shí)施例中，將可控開(kāi)關(guān)連接至第一數(shù)據(jù)輸入端和第三輸出端。該可控開(kāi)關(guān)由驅(qū)動(dòng)第一觸發(fā)器的時(shí)鐘信號(hào)控制。當(dāng)經(jīng)由反相器的延遲不重要，但仍希望獲得用于來(lái)自受控輸入反相器的相對(duì)高頻信號(hào)的分頻器時(shí)，我們?nèi)コ粋€(gè)晶體管，并施加與第一觸發(fā)器的時(shí)鐘信號(hào)基本同相的時(shí)鐘信號(hào)。因此，由于經(jīng)由該開(kāi)關(guān)的延遲比經(jīng)由用于實(shí)現(xiàn)受控反相器的兩個(gè)晶體管的延遲小，所以與現(xiàn)有技術(shù)的分頻器相比，最大運(yùn)行頻率增加。
可選的，將可控開(kāi)關(guān)經(jīng)由電阻裝置連接至第三輸出端。該電阻裝置減小了提供至第一觸發(fā)器輸入端的電流以及由于第一觸發(fā)器的輸入阻抗而產(chǎn)生的負(fù)載。直接的結(jié)果是，損耗功率降低。
通過(guò)下文中參照附圖對(duì)本發(fā)明的示例性實(shí)施例的描述，本發(fā)明的上述和其他特點(diǎn)將顯而易見(jiàn)。其中圖1描述了現(xiàn)有技術(shù)中的R-S觸發(fā)器；圖2描述了使用現(xiàn)有技術(shù)中的觸發(fā)器的分頻器；圖3描述了根據(jù)本發(fā)明一個(gè)實(shí)施例的分頻器；以及圖4描述了根據(jù)本發(fā)明另一實(shí)施例的分頻器。
圖3描述了根據(jù)本發(fā)明一個(gè)實(shí)施例的分頻器。
該分頻器包括第一觸發(fā)器M1，M2，M3，M4，該第一觸發(fā)器具有第一時(shí)鐘輸入端C1，用于接收時(shí)鐘信號(hào)。該第一觸發(fā)器還包括第一置位輸入端(set input)Q4和第一非反相輸出端Q1。該分頻器還包括第二觸發(fā)器M1’，M2’，M3’，M4’，該觸發(fā)器具有第二時(shí)鐘輸入端C1，用于接收第二時(shí)鐘信號(hào)，其中該第二時(shí)鐘信號(hào)與輸入至第一時(shí)鐘輸入端C1的時(shí)鐘信號(hào)基本上反相；第二置位輸入端，連接至第一非反相輸出端Q1；第二非反相輸出端Q2；以及第二反相輸出端Q2，該第二反相輸出端Q2連接至第一置位輸入端Q4。該時(shí)鐘信號(hào)的周期與經(jīng)由分頻器的反相級(jí)的延遲具有相同的數(shù)量級(jí)。
在當(dāng)前的CMOS技術(shù)中，用于分頻的電路由電流型邏輯(CML)，特別是源極耦合邏輯(SCL)實(shí)現(xiàn)。當(dāng)需要對(duì)具有例如10GHz的相對(duì)高頻的信號(hào)進(jìn)行分頻時(shí)，因?yàn)楸仨毦哂邢鄬?duì)低電源電壓來(lái)限制功率耗散，所以當(dāng)前的CMOS邏輯電路不適合。在這些條件下，用于CML或SCL電路的必要的電流源受到MOS晶體管的相對(duì)較大的漏極至襯底電容的影響。圖3所示的分頻器去除了所使用的觸發(fā)器輸入端的反相器。因?yàn)樵摲聪嗥鲗?duì)輸入信號(hào)進(jìn)行了180度相移，所以必須將輸入信號(hào)反相，以獲得和現(xiàn)有技術(shù)中的分頻器相同的分頻功能。因此，第一觸發(fā)器的輸入端連接至第二觸發(fā)器的反相輸出端Q2，這提供了基本上反相的信號(hào)，即，相對(duì)于第二輸出端Q2提供的信號(hào)，相移超過(guò)180度。
當(dāng)時(shí)鐘信號(hào)C1的頻率與經(jīng)由用于實(shí)現(xiàn)觸發(fā)器的反相器的延遲基本上不同時(shí)，將可控開(kāi)關(guān)M7連接至第一數(shù)據(jù)輸入端Q4和第三輸出端Qa2。該開(kāi)關(guān)由驅(qū)動(dòng)第一觸發(fā)器M1，M2，M3，M4的時(shí)鐘信號(hào)控制。由于經(jīng)由該開(kāi)關(guān)的延遲比經(jīng)由用于實(shí)現(xiàn)受控反相器的兩個(gè)晶體管的延遲小，所以與現(xiàn)有技術(shù)的分頻器相比，最大運(yùn)行頻率增加?？梢詫⒖煽亻_(kāi)關(guān)M7經(jīng)由電阻R連接至第三輸出端Qa2。該電阻R減小了提供至第一觸發(fā)器輸入端的電流以及由于第一觸發(fā)器的輸入阻抗而產(chǎn)生的負(fù)載。直接結(jié)果是，損耗功率減小。
這里應(yīng)該提及圖1-4中的晶體管對(duì)M1，M4和M2，M3實(shí)際上是受控反相器。
應(yīng)該注意，本發(fā)明保護(hù)的范圍不限制于這里描述的實(shí)施例。本發(fā)明保護(hù)的范圍也不受權(quán)利要求中的參考標(biāo)記的限制。詞語(yǔ)“包括”不排除與權(quán)利要求中提及的部分不同的部分。元件前的詞語(yǔ)“一個(gè)”不排除多個(gè)那樣的元件。組成本發(fā)明的一部分的裝置可以以專(zhuān)門(mén)硬件的形式實(shí)現(xiàn)，也可以以可編程目的處理器的形式實(shí)現(xiàn)。本發(fā)明在于每個(gè)新特點(diǎn)或這些特點(diǎn)的結(jié)合。
權(quán)利要求
1.一種分頻器，包括-第一觸發(fā)器(M1，M2，M3，M4)，其具有第一時(shí)鐘輸入端(C1)，用于接收時(shí)鐘信號(hào)，該觸發(fā)器還包括第一置位輸入端(Q4)和第一非反相輸出端(Q1)，和-第二觸發(fā)器(M1’，M2’，M3’，M4’)，其具有第二時(shí)鐘輸入端(C1)，用于接收第二時(shí)鐘信號(hào)，該第二時(shí)鐘信號(hào)與輸入至所述第一時(shí)鐘輸入端(C1)的時(shí)鐘信號(hào)基本反相；第二置位輸入端，連接至所述第一非反相輸出端(Q1)；第二非反相輸出端(Q2)；和第二反相輸出端(Q2)，所述第二反相輸出端(Q2)連接至所述第一置位輸入端(Q4)。
2.如權(quán)利要求1所述的分頻器，其中所述時(shí)鐘信號(hào)的周期與經(jīng)由所述分頻器的反相級(jí)的延遲具有相同的數(shù)量級(jí)。
3.如權(quán)利要求1所述的分頻器，其中可控開(kāi)關(guān)(M7)連接至所述第一數(shù)據(jù)輸入端(Q4)和第三輸出端(Qa2)，并由驅(qū)動(dòng)所述第一觸發(fā)器(M1，M2，M3，M4)的時(shí)鐘信號(hào)控制。
4.如權(quán)利要求1所述的分頻器，其中所述可控開(kāi)關(guān)(M7)經(jīng)由電阻裝置(R)連接至所述第三輸出端(Qa2)。
全文摘要
一種分頻器，包括第一觸發(fā)器(M1，M2，M3，M4)，該觸發(fā)器具有第一時(shí)鐘輸入端(C1)，用于接收時(shí)鐘信號(hào)，該觸發(fā)器還包括第一置位輸入端(Q4)和第一非反相輸出端(Q1)。該分頻器還包括第二觸發(fā)器(M1’，M2’，M3’，M4’)，該觸發(fā)器具有第二時(shí)鐘輸入端(C1)，用于接收第二時(shí)鐘信號(hào)，該第二時(shí)鐘信號(hào)與輸入至第一時(shí)鐘輸入端(C1)的時(shí)鐘信號(hào)基本反相；第二置位輸入端，連接至第一非反相輸出端(Q1)；第二非反相輸出端(Q2)；和第二反相輸出端(Q2)，該第二反相輸出端(Q2)連接至第一置位輸入端(Q4)。
文檔編號(hào)H03K23/54GK1871772SQ200480030990
公開(kāi)日2006年11月29日 申請(qǐng)日期2004年10月13日 優(yōu)先權(quán)日2003年10月23日
發(fā)明者愛(ài)德華·F·斯蒂卡夫特, 米哈伊·A·T·桑杜爾伊努 申請(qǐng)人:皇家飛利浦電子股份有限公司