專利名稱：具有可編程邏輯單元陣列的電子電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有可編程邏輯單元陣列的電子電路。
背景技術(shù)：
可編程邏輯單元使得電路設(shè)計(jì)者能夠適應(yīng)已大規(guī)模生產(chǎn)的電子電路的獨(dú)立事例的邏輯功能，諸如集成電路。這減小了工作電路從設(shè)計(jì)到生產(chǎn)的時(shí)間間隔，并且其減小了用于小批量產(chǎn)品生產(chǎn)和用于原型的制造成本。
在一個(gè)實(shí)現(xiàn)方案的示例中，可編程單元包含存儲(chǔ)器，其通過(guò)單元的輸入信號(hào)尋址，該存儲(chǔ)器存儲(chǔ)預(yù)編程的關(guān)于各自地址處的輸入信號(hào)值的每個(gè)組合的輸出信號(hào)，該地址是由這些值尋址的。該存儲(chǔ)器被指定具有LUT(查找表)功能，用于查找響應(yīng)不同的輸入信號(hào)而產(chǎn)生的輸出信號(hào)。
如果包含足夠的存儲(chǔ)空間，則通過(guò)LUT可以實(shí)現(xiàn)任何邏輯功能。然而，實(shí)際上，在具有可編程邏輯單元的電路中通過(guò)LUT僅實(shí)現(xiàn)了需要有限個(gè)輸入數(shù)目的邏輯功能，該輸入數(shù)目典型地不超過(guò)4個(gè)。該LUT需要16個(gè)存儲(chǔ)位置。這允許4輸入位的隨機(jī)邏輯功能的編程。在許多情況中，具有該4輸入位的單元的電路足夠發(fā)揮作用。具有該單元陣列的電路，其中單元的輸出端耦合到其他單元的輸入端，允許設(shè)計(jì)者實(shí)現(xiàn)更加復(fù)雜的邏輯功能。
設(shè)計(jì)者日益地實(shí)現(xiàn)這樣的邏輯功能，即一部分可編程邏輯單元陣列用于該邏輯功能以實(shí)現(xiàn)信號(hào)處理運(yùn)算，諸如加法。許多信號(hào)處理運(yùn)算具有這樣的屬性，即較寬的輸入操作數(shù)的多個(gè)位通過(guò)進(jìn)位效應(yīng)均可以影響輸出結(jié)果中的多個(gè)位。然而，在使用4位輸入LUT實(shí)現(xiàn)該廣闊的依賴性時(shí)，獲得了非常低效的實(shí)現(xiàn)方案。
XilinxTM在其VirtexTM系列的可編程邏輯器件中致力于該問(wèn)題，其方法為在4位輸入LUT單元陣列中加入進(jìn)位鏈。圖1示出了該器件的可編程邏輯單元。該單元包含執(zhí)行LUT功能的4輸入查找表10和具有進(jìn)位輸入和進(jìn)位輸出的進(jìn)位電路12。存儲(chǔ)器10的輸出端耦合到進(jìn)位電路12，其使進(jìn)位輸入信號(hào)同LUT的輸出信號(hào)組合以形成進(jìn)位輸出信號(hào)。異或門14被用于由進(jìn)位輸入信號(hào)和LUT的輸出信號(hào)形成單元的輸出信號(hào)。該單元的進(jìn)位輸入端和進(jìn)位輸出端耦合到陣列(未示出)中相鄰單元的進(jìn)位輸出端和進(jìn)位輸入端，以形成進(jìn)位鏈。該進(jìn)位鏈執(zhí)行從一個(gè)4位輸入LUT的輸出到另一個(gè)的進(jìn)位功能。結(jié)果，不需要分配LUT用于實(shí)現(xiàn)進(jìn)位功能。這在電路用于實(shí)現(xiàn)包括某些信號(hào)處理運(yùn)算的邏輯功能時(shí)節(jié)約了可觀的LUT數(shù)目。
然而，相比于復(fù)雜的信號(hào)處理電路，在還能夠?qū)崿F(xiàn)隨機(jī)邏輯功能的該更加通用目的的電路中發(fā)揮作用的信號(hào)處理實(shí)現(xiàn)方案仍然是遠(yuǎn)非有效的。如果能夠提高該效率，則將是理想的。

發(fā)明內(nèi)容
其中，本發(fā)明的目的在于提供一種具有可編程邏輯單元陣列的電子電路，其允許實(shí)現(xiàn)信號(hào)處理運(yùn)算，其中減小了配置位的數(shù)目。
在權(quán)利要求1中描述了根據(jù)本發(fā)明的電子電路。該電子電路包含具有并聯(lián)耦合的多個(gè)可編程邏輯單元的可編程邏輯單元。該可編程邏輯單元包括可配置的查找表電路，其具有被耦合以接收來(lái)自輸入電路的邏輯輸入信號(hào)的輸入端并且具有輸出端，該可配置的查找表根據(jù)預(yù)定數(shù)目的配置位提供輸入輸出功能。該可編程邏輯單元還包括可控反相器/非反相器電路，其具有連接到查找表電路的輸出端的輸入端并且具有輸出端，該反相器/非反相器可由輸入進(jìn)位信號(hào)控制。預(yù)定數(shù)目的配置位控制可編程邏輯單元中的兩個(gè)或更多的可編程邏輯單元的查找表。這具有減少邏輯單元所需的配置位數(shù)目的優(yōu)點(diǎn)，并且因此具有減少所需存儲(chǔ)器大小的優(yōu)點(diǎn)。
在一個(gè)實(shí)施例中，該可編程邏輯單元進(jìn)一步包括輔助多路選擇器，其具有被耦合以接收查找表電路的輸出和反相器/非反相器電路的輸出的輸入端，并且提供來(lái)自可編程邏輯單元的輸出信號(hào)。
在另一實(shí)施例中，該可編程邏輯單元進(jìn)一步包括多路選擇器，其具有被耦合以接收來(lái)自輸入電路的邏輯輸入信號(hào)的輸出端，并且當(dāng)被設(shè)置用于在多路選擇器模式下運(yùn)行時(shí)，在第一控制信號(hào)的控制下提供多路選擇器輸出信號(hào)。該實(shí)施例中描述的配置具有提供除了數(shù)據(jù)通路功能以外的多路選擇功能的優(yōu)點(diǎn)。


本發(fā)明的這些和其他目的以及有利方面將使用下列附圖進(jìn)行描述。
圖1示出了現(xiàn)有技術(shù)的可編程邏輯單元；圖2示出了根據(jù)本發(fā)明的可編程邏輯單元陣列；圖3示出了適于提供多路選擇器功能的圖2的可編程邏輯單元的進(jìn)一步的細(xì)節(jié)；圖4示出了適于提供多路選擇器功能的圖2的可編程邏輯單元的可替換的實(shí)施例；圖5示出了實(shí)現(xiàn)根據(jù)圖3的可編程邏輯單元陣列的邏輯單元；圖6示出了實(shí)現(xiàn)根據(jù)圖4的可編程邏輯單元陣列的邏輯單元；圖7示出了在以如圖3所示的可編程邏輯單元設(shè)置時(shí)的本發(fā)明的邏輯單元。
具體實(shí)施例方式
圖2示出了具有并行配置的可編程邏輯單元24a-d以及進(jìn)位鏈28的可編程邏輯單元。該邏輯單元接收輸入信號(hào)A0-3和B0-3。進(jìn)位鏈28具有進(jìn)位輸入Cin和進(jìn)位輸出Cout，并且在沿鏈的一系列位置處耦合到可編程邏輯單元。
每個(gè)可編程邏輯單元24a-d包括選擇邏輯403，例如4∶1多路選擇器，其形成了查找表400的一部分，其被設(shè)置用于響應(yīng)給出的輸入信號(hào)AnBn集合提供輸出信號(hào)O。每個(gè)可編程邏輯單元的輸出由存儲(chǔ)在配置存儲(chǔ)器404中的配置位確定。根據(jù)本發(fā)明，配置存儲(chǔ)器404由多個(gè)可編程邏輯單元24a-d共享，由此允許邏輯單元對(duì)于數(shù)據(jù)通路功能的映射進(jìn)行優(yōu)化。通過(guò)對(duì)配置位的編程，可以設(shè)置邏輯單元的功能。配置位確定了可編程邏輯單元24a-d響應(yīng)不同的輸入信號(hào)值將產(chǎn)生哪個(gè)輸出信號(hào)值。
在多位操作數(shù)處理模式中，每個(gè)可編程邏輯單元24a-d與不同的有效級(jí)(significance level)相關(guān)聯(lián)。輸入電路22被設(shè)置用于將信號(hào)傳遞到代表來(lái)自不同操作數(shù)的位的每個(gè)可編程邏輯單元24a-d，每個(gè)位對(duì)應(yīng)于同可編程邏輯單元24a-d相關(guān)聯(lián)的有效級(jí)。每個(gè)可編程邏輯單元24a-d通過(guò)計(jì)算同該可編程邏輯單元24a-d相關(guān)聯(lián)的有效級(jí)處的結(jié)果的位，考慮從較低有效級(jí)的進(jìn)位鏈28接收的進(jìn)位輸入信號(hào)Cin，并且向進(jìn)位鏈提供進(jìn)位輸出信號(hào)Cout用于在較高的有效級(jí)處使用，來(lái)響應(yīng)這些信號(hào)。在多位操作數(shù)模式中，由于共享配置存儲(chǔ)器404中的配置位，所有的可編程邏輯單元24a-d被設(shè)置用于提供它們的輸入信號(hào)和輸出信號(hào)之間的相同關(guān)系。來(lái)自每個(gè)可編程邏輯單元24a-d的所計(jì)算的位“O”作為輸出信號(hào)并行傳遞到輸出電路(未示出)。
進(jìn)位鏈28計(jì)算進(jìn)位信號(hào)，并且將這些進(jìn)位信號(hào)從一個(gè)可編程邏輯單元24a-d傳遞到另一個(gè)。進(jìn)位鏈28的設(shè)置控制了進(jìn)位鏈28是否使用來(lái)自進(jìn)位輸入端Cin的進(jìn)位輸入信號(hào)來(lái)確定進(jìn)位信號(hào)。如果邏輯單元處理作為較大操作數(shù)的較高有效位的輸入信號(hào)，則該單元被設(shè)置為使得這種進(jìn)位輸入信號(hào)被用于接收處理較低有效操作數(shù)的另一單元的進(jìn)位輸出信號(hào)。
通過(guò)使用用于實(shí)現(xiàn)兩個(gè)多位操作數(shù)信號(hào)處理運(yùn)算的不同有效級(jí)計(jì)算的可編程邏輯單元，其中均基于共享的配置位，使需要用于支持實(shí)現(xiàn)多位操作數(shù)信號(hào)處理的配置位的數(shù)目最小。在圖2的示例中，采用四個(gè)2輸入可編程邏輯單元24a-d，僅需要4個(gè)配置位用于定義任何2個(gè)操作數(shù)的信號(hào)處理運(yùn)算的任何4個(gè)有效級(jí)。相反地，考慮其中每個(gè)可編程邏輯單元使用4個(gè)配置位的情況，對(duì)于具有四個(gè)2輸入可編程邏輯單元的邏輯單元需要16個(gè)配置位，或者對(duì)于根據(jù)圖1所示的現(xiàn)有技術(shù)的邏輯單元需要64個(gè)配置位。
圖2還示出了附加的門50和52，其使得可編程邏輯單元24能夠執(zhí)行算術(shù)減法而不需要外部補(bǔ)充實(shí)現(xiàn)，并且能夠執(zhí)行1位的乘法加上累加(例如，作為多位乘法中的步驟)。在LUT單元400和接收必須被減去的一位操作數(shù)的信號(hào)輸入端An、Bn其中之一這兩者之間加入異或門50有助于實(shí)現(xiàn)減法。減法控制信號(hào)SUB提供給異或門50的其中一個(gè)輸入端，由此使輸入信號(hào)邏輯上反相。當(dāng)需要加法時(shí)該減法控制信號(hào)被設(shè)置為0。用于邏輯單元中的所有可編程邏輯單元的公共減法控制信號(hào)可用于該目的。減法信號(hào)可由邏輯單元的配置位控制，或者由來(lái)自邏輯單元外部的信號(hào)控制。在減法的情況中，邏輯高的進(jìn)位輸入信號(hào)施加到與最低有效級(jí)相關(guān)聯(lián)的可編程邏輯單元。
通過(guò)在LUT單元400和接收必須被乘以的一位操作數(shù)的信號(hào)輸入端A、B其中之一這兩者之間加入與門52，并且向該與門的其中一個(gè)輸入端提供因數(shù)信號(hào)MUL，來(lái)支持乘法加上累加的實(shí)現(xiàn)。用于邏輯單元中的所有可編程邏輯單元的公共因數(shù)信號(hào)MUL可用于該目的。當(dāng)需要加法時(shí)該因數(shù)信號(hào)被設(shè)置為1。
盡管圖2示出了組合提供的與門52和異或門50，但是對(duì)于本領(lǐng)域的技術(shù)人員而言顯而易見(jiàn)的是，在不需要減法或乘法時(shí)可以將其中任一省去。而且，應(yīng)當(dāng)理解，通過(guò)電路中不同位置處的異或門50和/或LUT單元400的不同設(shè)置的等效方案，可以以可替換的方式實(shí)現(xiàn)乘法和減法。
圖3示出了可編程邏輯單元24和進(jìn)位鏈28的一部分42的進(jìn)一步細(xì)節(jié)?？删幊踢壿媶卧?4包括LUT單元400，其如前面圖2中所描述的發(fā)揮作用?？删幊踢壿媶卧?4還包括異或門402?？删幊踢壿媶卧?4的信號(hào)輸入端A、B耦合到LUT單元400的輸入端。LUT單元400的輸出端耦合到異或門402的輸入端。第一異或門402的第二輸入端被耦合以接收來(lái)自進(jìn)位鏈28的進(jìn)位輸入信號(hào)Cin，并且異或門402的輸出形成了輸出信號(hào)O1。多路選擇器405接收來(lái)自異或門402的輸出O1和來(lái)自LUT 400的輸出O2。多路選擇器405在來(lái)自配置存儲(chǔ)器(未示出)的配置位407的控制下產(chǎn)生輸出信號(hào)O。
在多位操作數(shù)處理模式下的運(yùn)算中，LUT單元400使用共享配置位實(shí)現(xiàn)可配置的輸入輸出功能，如前面圖2中所描述的。在該多位操作數(shù)處理模式下，在可編程邏輯單元24的輸出端O處可獲得數(shù)據(jù)通路輸出信號(hào)O1?？商鎿Q地，如果實(shí)現(xiàn)廣義布爾函數(shù)，則多路選擇器405選擇LUT 400的直接輸出O2。
應(yīng)當(dāng)注意，異或門402可以以其他的方式實(shí)現(xiàn)。例如，異或門402可由2∶1多路選擇器替換，該多路選擇器在第一輸入端接收查找表的輸出，并且在第二輸入端接收查找表輸出的反相形式，該多路選擇器由進(jìn)位輸入信號(hào)Cin控制。
圖4示出了可替換的實(shí)施例，除了多位操作數(shù)處理功能以外，其還能夠處理多路選擇器功能?？删幊踢壿媶卧↙UT 400、異或門402和由配置位407控制的多路選擇器405，其具有與圖3所示的本發(fā)明的相應(yīng)特征相同的功能。此外，可編程邏輯單元包括另外的多路選擇器406，用于多路選擇操作模式?？删幊踢壿媶卧?4的信號(hào)輸入端A、B耦合到多路選擇器406的輸入端，(例如用于2位LUT的2∶1多路選擇器)，其與LUT單元400并行安置。多路選擇器406由控制信號(hào)X控制，其是邏輯單元的輔助信號(hào)。優(yōu)選地，每個(gè)可編程邏輯單元24接收相同的控制信號(hào)X。這樣，可編程邏輯單元24在被設(shè)置用于在多位操作數(shù)處理模式下運(yùn)行時(shí)產(chǎn)生第一輸出信號(hào)OD(即，多路選擇器405輸出來(lái)自LUT單元400的信號(hào)O1或者在被設(shè)置用于處理廣義布爾函數(shù)時(shí)輸出信號(hào)O2)，并且在被設(shè)置用作多路選擇器時(shí)產(chǎn)生第二輸出信號(hào)OR。這樣，當(dāng)被設(shè)置作為多路選擇器運(yùn)行時(shí)，輸出信號(hào)OR旁路LUT單元400和異或門402。在可編程邏輯單元24中提供多路選擇器406使得邏輯單元能夠被設(shè)置用于除了數(shù)據(jù)通路或者算術(shù)功能以外，還用于多路選擇操作。
圖5示出了具有如圖3所示的可編程邏輯單元24a-d的邏輯單元20的實(shí)現(xiàn)方案。每個(gè)可編程邏輯單元24a-d接收輸入信號(hào)21，并且根據(jù)配置位(未示出)產(chǎn)生輸出信號(hào)O，該配置位在所有可編程邏輯單元24a-d之間共享。輸出信號(hào)O被傳遞到輸出電路26的開(kāi)關(guān)電路268，其產(chǎn)生輸出信號(hào)27。
圖6示出了具有如圖4所示的可編程邏輯單元24a-d的邏輯單元20的實(shí)現(xiàn)方案。當(dāng)被設(shè)置于多位操作數(shù)處理模式下時(shí)，每個(gè)可編程邏輯單元24a-d接收輸入信號(hào)21，并且根據(jù)配置位(未示出)產(chǎn)生輸出信號(hào)OD，該配置位在所有可編程邏輯單元24a-d之間共享。輸出信號(hào)OD傳遞到輸出電路26的開(kāi)關(guān)電路268，其產(chǎn)生輸出信號(hào)27。當(dāng)被設(shè)置于工作在多路選擇器模式下時(shí)，多個(gè)可編程邏輯單元24a-d產(chǎn)生并輸出信號(hào)OR。輸出信號(hào)OR是輸入信號(hào)21中的一個(gè)，由控制信號(hào)X選擇。在多路選擇器模式下，輸出信號(hào)OR被傳遞到輸出電路26中的第一級(jí)多路選擇器264a、b的輸入端。第一級(jí)多路選擇器由控制信號(hào)Y控制。連接另外的多路選擇器266用于接收來(lái)自多路選擇器264a、264b的輸出信號(hào)，并且在控制信號(hào)Z的控制下向開(kāi)關(guān)電路268提供多路選擇器輸出信號(hào)。
實(shí)際上，在應(yīng)用中可能遇到兩種類型的多路選擇器隨機(jī)邏輯多路選擇器，其接受多個(gè)單個(gè)位輸入并產(chǎn)生單個(gè)位輸出(例如8∶1多路選擇器)，和數(shù)據(jù)通路多路選擇器，其接受多個(gè)位輸入并產(chǎn)生多個(gè)位輸出(例如，4位2∶1多路選擇器)。
除了8個(gè)主要輸入信號(hào)外，邏輯單元可設(shè)置用于使用多至3個(gè)輔助信號(hào)X、Y和Z提供兩種類型的多路選擇器。這3個(gè)輔助信號(hào)X、Y和Z用作對(duì)于映射到邏輯單元上的邏輯多路選擇器的選擇信號(hào)。需要這3個(gè)信號(hào)，以便于處理1位8∶1多路選擇器的最大情況。利用其他的多路選擇器配置，需要較少的輔助信號(hào)。
應(yīng)當(dāng)注意，控制信號(hào)X可以在數(shù)據(jù)通路和多路選擇器模式之間共享。在數(shù)據(jù)通路模式下，控制信號(hào)X向進(jìn)位鏈28提供進(jìn)位輸入信號(hào)Cin，而在多路選擇器模式下，控制信號(hào)X用于控制圖4的多路選擇器406。通過(guò)相似的方式，多路選擇器模式的控制信號(hào)Y和Z可以同多位操作數(shù)處理模式的控制信號(hào)MUL和SUB共享。還應(yīng)當(dāng)注意，控制信號(hào)可以源自專用的輔助控制信號(hào)，或者取自多個(gè)主要輸入信號(hào)。
在圖5和6中示出的邏輯單元包括4個(gè)處理元件，由此允許實(shí)現(xiàn)4位數(shù)據(jù)通路功能。但是，應(yīng)當(dāng)注意，邏輯單元中處理元素的數(shù)目(位片(bit-slices))可以是任意的。例如，可以使每個(gè)單元處理例如完整的32位的字。
圖7示出了以圖3的可編程邏輯單元配置的邏輯單元的實(shí)現(xiàn)方案的示例，并且在其輸入端處具有異或門50a-d，以允許減法?？删幊踢壿媶卧?4a-d由配置位404控制，該配置位在可編程邏輯單元24a-d之間共享。多路選擇器405a-d由另外的配置位407控制。減法信號(hào)SUB連接到配置位或者連接到外部動(dòng)態(tài)信號(hào)。這樣，可以看到，在最壞情況下，僅需要6個(gè)配置位來(lái)控制邏輯單元20，其少于用于控制典型的算術(shù)邏輯單元所需的配置位數(shù)目。如果結(jié)合了圖4的可編程邏輯單元以給出附加的多路選擇器映射能力，或者如果圖2的與門52a-d被用于提供多路選擇器映射能力，則圖7的功能可得到進(jìn)一步的改善。
上面描述的本發(fā)明提供了一種邏輯單元，其對(duì)于映射數(shù)據(jù)通路功能進(jìn)行了優(yōu)化，由此減少了配置存儲(chǔ)器的大小，使其適用于可重配置的片上系統(tǒng)(SoC)應(yīng)用。因此，邏輯單元可用作數(shù)據(jù)通路優(yōu)化的嵌入式FPGA的基本邏輯模塊，或者用作處理器內(nèi)核中的可重配置功能單元。其還可用于實(shí)現(xiàn)傳統(tǒng)的獨(dú)立FPGA。而且，其還可用于實(shí)現(xiàn)參數(shù)化的ALU，并且具有需要較小的配置存儲(chǔ)器以及可設(shè)置用于提供較大靈活性的優(yōu)點(diǎn)，即，映射多路選擇器和減法和/或乘法器功能的額外的可能性。
權(quán)利要求
1.一種具有可編程邏輯單元陣列的電子電路，每個(gè)單元包括-并行耦合的多個(gè)可編程邏輯單元，并且被連接以接收來(lái)自輸入電路的輸入信號(hào)，該多個(gè)可編程邏輯單元可被設(shè)置用于在多位操作數(shù)處理模式下運(yùn)行，每個(gè)可編程邏輯單元包括-可配置的查找表電路，具有被耦合以接收來(lái)自輸入電路的邏輯輸入信號(hào)的輸入端并且具有輸出端，該可配置的查找表根據(jù)預(yù)定數(shù)目的配置位提供輸入輸出功能；和-可控反相器/非反相器電路，具有連接到查找表電路的輸出端的輸入端并且具有輸出端，該反相器/非反相器可由輸入進(jìn)位信號(hào)控制；-其中該預(yù)定數(shù)目的配置位控制可編程邏輯單元中的兩個(gè)或更多可編程邏輯單元的查找表。
2.權(quán)利要求2的電子電路，可編程邏輯單元進(jìn)一步包括輔助多路選擇器，其具有被耦合以接收查找表電路的輸出和反相器/非反相器電路的輸出的輸入端，并且提供來(lái)自可編程邏輯單元的輸出信號(hào)。
3.權(quán)利要求2的電子電路，其中輔助多路選擇器由來(lái)自配置存儲(chǔ)器的配置信息進(jìn)行控制。
4.權(quán)利要求1的電子電路，可編程邏輯單元進(jìn)一步包括多路選擇器，其具有被耦合以接收來(lái)自輸入電路的邏輯輸入信號(hào)的輸入端，并且當(dāng)被設(shè)置用于在多路選擇器模式下運(yùn)行時(shí)，在第一控制信號(hào)X的控制下提供多路選擇器輸出信號(hào)。
5.權(quán)利要求4的電子電路，進(jìn)一步包括輸出電路，該輸出電路包括第一級(jí)多路選擇器，用于接收來(lái)自多個(gè)可編程邏輯單元的多路選擇器輸出信號(hào)，第一級(jí)多路選擇器由第二控制信號(hào)Y控制。
6.權(quán)利要求5的電子電路，其中輸出電路包括另一級(jí)多路選擇，該另一級(jí)多路選擇包括另外的多路選擇器，其可設(shè)置用于接收第一級(jí)多路選擇器中的多路選擇器的輸出，并且在第三控制信號(hào)Z的控制下提供輸出信號(hào)。
7.權(quán)利要求6的電子電路，其中多路選擇器模式的第一、第二或第三控制信號(hào)X、Y、Z中的至少一個(gè)同多位操作數(shù)處理模式中使用的控制信號(hào)共享。
8.權(quán)利要求1的電子電路，進(jìn)一步包括進(jìn)位輸入端和進(jìn)位輸出端，耦合在進(jìn)位輸入端、輸入電路和進(jìn)位輸出端之間的進(jìn)位鏈；可編程邏輯單元至少在多位操作數(shù)模式中耦合到沿進(jìn)位鏈的連續(xù)位置，以便于處理來(lái)自進(jìn)位鏈的進(jìn)位信號(hào)，并且在多位操作數(shù)模式下并行地傳遞來(lái)自可編程邏輯單元的輸出。
9.權(quán)利要求1的電子電路，其中單元包括減法控制電路，其被配置用于至少控制進(jìn)位鏈的進(jìn)位輸出確定運(yùn)算，進(jìn)位鏈通過(guò)沿進(jìn)位鏈的每個(gè)位置的輸入信號(hào)和進(jìn)位輸入信號(hào)來(lái)確定進(jìn)位輸出信號(hào)，在減法控制信號(hào)的控制下，由減法控制電路進(jìn)行的控制至少在適于加法的確定和適于減法的確定之間切換進(jìn)位輸出確定。
10.權(quán)利要求1的電子電路，其中單元包括用于每個(gè)可編程邏輯單元的各自的乘法電路，其被耦合用于在向可編程邏輯單元的輸入端提供至少一個(gè)輸入信號(hào)之前，使可編程邏輯單元的至少一個(gè)輸入信號(hào)與被乘數(shù)相乘。
11.權(quán)利要求1的電子電路，其中每個(gè)可編程邏輯單元具有用于來(lái)自邏輯輸入的信號(hào)的兩個(gè)單元輸入端，每個(gè)可編程邏輯單元可被設(shè)置用于獨(dú)立地實(shí)現(xiàn)邏輯輸入的任何兩輸入位的邏輯功能。
12.權(quán)利要求1的電子電路，其中進(jìn)位鏈電路具有在所述位置與單元的進(jìn)位輸入端之間的可配置耦合，用于在來(lái)自配置存儲(chǔ)器的配置信息的控制下，可配置地向進(jìn)位鏈提供進(jìn)位輸入信號(hào)或標(biāo)準(zhǔn)信號(hào)。
13.權(quán)利要求1的電子電路，其中進(jìn)位鏈電路具有多個(gè)可配置的耦合，每一個(gè)耦合在各自的其中一個(gè)所述位置和各自的其中一個(gè)可編程邏輯單元之間，用于在來(lái)自配置存儲(chǔ)器的配置信息的控制下，可配置地向可編程邏輯單元提供來(lái)自所述位置的進(jìn)位信號(hào)，或提供作為未通過(guò)進(jìn)位鏈傳播的結(jié)果的另外的信號(hào)。
14.權(quán)利要求1的電子電路，其中反相器/非反相器電路包括異或電路。
15.權(quán)利要求1的電子電路，其中反相器/非反相器電路包括多路選擇器，所述多路選擇器在第一輸入端接收查找表的輸出，并且在第二輸入端接收查找表輸出的反相形式，該多路選擇器由進(jìn)位信號(hào)控制。
16.權(quán)利要求1的電子電路，被設(shè)置用于執(zhí)行多位操作數(shù)信號(hào)處理功能，其中每個(gè)可編程邏輯單元被設(shè)置用于提供受到來(lái)自進(jìn)位鏈的進(jìn)位輸入信號(hào)影響的相同的輸入輸出關(guān)系，并且輸出電路輸出來(lái)自并行的可編程邏輯單元的輸出信號(hào)。
全文摘要
一種具有可編程邏輯單元的電子電路，該邏輯單元具有多個(gè)可編程邏輯單元，其能夠被設(shè)置用于在多位操作數(shù)模式和多路選擇模式下運(yùn)行。該可編程邏輯單元并聯(lián)耦合在輸入電路和輸出電路之間。在多位操作數(shù)處理模式下，輸入電路被設(shè)置用于將來(lái)自不同邏輯輸入端的邏輯輸入信號(hào)提供給可編程邏輯單元?？删幊踢壿媶卧辽僭诙嗖僮鲾?shù)模式下耦合到沿進(jìn)位鏈的連續(xù)位置，以便于處理來(lái)自進(jìn)位鏈的進(jìn)位信號(hào)。輸出電路在多位操作數(shù)模式下并行地傳遞來(lái)自可編程邏輯單元的輸出?？删幊踢壿媶卧哂胁檎冶恚涔蚕硐嗤呐渲梦?。可編程邏輯單元還具有多路選擇器，用于在被設(shè)置用于在多路選擇操作模式下運(yùn)行時(shí)傳遞接收的輸入信號(hào)中的一個(gè)。
文檔編號(hào)H03K19/177GK1751361SQ200480004650
公開(kāi)日2006年3月22日 申請(qǐng)日期2004年2月12日 優(yōu)先權(quán)日2003年2月19日
發(fā)明者K·萊滕-諾瓦克 申請(qǐng)人:皇家飛利浦電子股份有限公司