專利名稱：能夠消除偏移的鎖相環(huán)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明所公開(kāi)的內(nèi)容涉及鎖相環(huán)系統(tǒng)領(lǐng)域。更具體地說(shuō)，本發(fā)明所公開(kāi)的內(nèi)容涉及使用鎖相環(huán)系統(tǒng)的時(shí)鐘信號(hào)傳遞技術(shù)。
背景技術(shù)：
對(duì)時(shí)鐘生成的需求和應(yīng)用是非常普遍的。時(shí)鐘生成可以使用鎖相環(huán)(PLL)電路來(lái)實(shí)現(xiàn)。PLL電路一般采用參考信號(hào)，例如系統(tǒng)時(shí)鐘，將它與反饋信號(hào)進(jìn)行比較，并響應(yīng)其而生成誤差信號(hào)。誤差信號(hào)驅(qū)動(dòng)壓控振蕩器(VCO)，產(chǎn)生輸出時(shí)鐘信號(hào)。輸出時(shí)鐘信號(hào)還被縮放(一般利用除法器來(lái)進(jìn)行)，以產(chǎn)生和參考信號(hào)進(jìn)行比較的反饋信號(hào)。除法器的除數(shù)設(shè)置設(shè)定了參考時(shí)鐘信號(hào)和輸出時(shí)鐘信號(hào)之間的頻率比。例如，如果將除數(shù)設(shè)置為3，則輸出時(shí)鐘信號(hào)將具有3倍于參考信號(hào)的頻率。
利用合適的相位比較器設(shè)計(jì)，PLL電路可消除或顯著減少參考信號(hào)和輸出信號(hào)之間的時(shí)間偏移(skew)。消除偏移在例如但不局限于現(xiàn)代微處理器的I/O接口時(shí)序規(guī)范之類的一些應(yīng)用中是非常關(guān)鍵的。
近年來(lái)，隨著PLL參考頻率的增長(zhǎng)，時(shí)鐘傳遞延遲(以及因此而發(fā)生的PLL反饋延遲)也在增長(zhǎng)。這兩個(gè)因素可能會(huì)導(dǎo)致PLL性能降級(jí)。另外，時(shí)鐘傳遞可能在延遲上超過(guò)若干輸出時(shí)鐘周期?？赡軐?duì)時(shí)鐘傳遞串聯(lián)地加入了其他結(jié)構(gòu)，從而導(dǎo)致了更長(zhǎng)的反饋回路延遲。這些結(jié)構(gòu)可包括時(shí)鐘拉伸/收縮可測(cè)性設(shè)計(jì)(DFT)、時(shí)鐘對(duì)電源的敏感性的調(diào)制、PLL相位-頻率檢測(cè)器輸出濾波(“截?cái)?chopping)”)等等。
一種用來(lái)緩解增長(zhǎng)的時(shí)鐘傳遞延遲這一問(wèn)題的方法是降低PLL電路的參考頻率。然而，這導(dǎo)致了高合成比，而這可能需要大濾波電容器。另一種方法可使得目標(biāo)內(nèi)部時(shí)鐘與外部參考源不對(duì)齊。然而，這可能是以時(shí)鐘域上更局促的時(shí)序余量為代價(jià)的，或者需要異步時(shí)序變換。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，提供了一種系統(tǒng)，包括鎖相環(huán)組件，用于基于參考時(shí)鐘信號(hào)和反饋時(shí)鐘信號(hào)，輸出第一信號(hào)；時(shí)鐘傳遞網(wǎng)絡(luò)，用于基于從所述鎖相環(huán)組件輸出的所述第一信號(hào)，傳遞時(shí)鐘信號(hào)；和延遲鎖定環(huán)組件，用于消除信號(hào)的偏移，并調(diào)整所述時(shí)鐘傳遞網(wǎng)絡(luò)所傳遞的所述時(shí)鐘信號(hào)。
根據(jù)本發(fā)明的另一個(gè)方面，提供了一種系統(tǒng)，包括鎖相環(huán)組件，用于輸出第一時(shí)鐘信號(hào)；時(shí)鐘網(wǎng)絡(luò)，用于基于從所述鎖相環(huán)組件輸出的所述第一時(shí)鐘信號(hào)，提供第二時(shí)鐘信號(hào)；和延遲鎖定環(huán)組件，用于調(diào)整所述第二時(shí)鐘信號(hào)的時(shí)序。
根據(jù)本發(fā)明的另一個(gè)方面，提供了一種方法，包括從鎖相環(huán)組件提供第一時(shí)鐘信號(hào)；基于所述第一時(shí)鐘信號(hào)，提供第二時(shí)鐘信號(hào)；確定所述第二時(shí)鐘信號(hào)和參考信號(hào)之間的差；提供表示了所確定的差的調(diào)整信號(hào)；以及基于所述調(diào)整信號(hào)，調(diào)整所述第二時(shí)鐘信號(hào)。


當(dāng)結(jié)合附圖閱讀時(shí)，從下面對(duì)示例性實(shí)施例的詳細(xì)說(shuō)明和權(quán)利要求，可更好地理解本發(fā)明，這些附圖、實(shí)施例和權(quán)利要求都是本發(fā)明所公開(kāi)的內(nèi)容的一部分。盡管下面所敘述和圖示的公開(kāi)內(nèi)容集中在公開(kāi)本發(fā)明的示例性實(shí)施例上，但是應(yīng)清楚地理解到這種公開(kāi)只是說(shuō)明性和示例性的，本發(fā)明并不局限于此。
下面是對(duì)附圖的簡(jiǎn)單說(shuō)明，其中相似的標(biāo)號(hào)代表相似的元件，并且其中圖1是根據(jù)一種設(shè)置的示例性時(shí)鐘系統(tǒng)的電路圖；圖2A是根據(jù)一種設(shè)置的示例性時(shí)鐘系統(tǒng)的電路圖；圖2B是圖2A的電路圖的時(shí)序圖；圖3是示出了當(dāng)鎖相環(huán)電路的反饋延遲增長(zhǎng)時(shí)該電路的衰減因子的降級(jí)的圖形；圖4A是根據(jù)本發(fā)明的實(shí)施例的示例性時(shí)鐘系統(tǒng)的電路圖；
圖4B是圖4A的電路圖的時(shí)序圖；圖5A是根據(jù)本發(fā)明的實(shí)施例的示例性時(shí)鐘系統(tǒng)的電路圖；圖5B是圖5A的電路圖的時(shí)序圖；圖6是根據(jù)本發(fā)明的實(shí)施例的示例性時(shí)鐘系統(tǒng)的電路圖；圖7A是根據(jù)本發(fā)明的實(shí)施例的示例性時(shí)鐘系統(tǒng)的電路圖；圖7B是圖7A的電路圖的時(shí)序圖；以及圖8是結(jié)合本發(fā)明的多個(gè)實(shí)施例的示例性系統(tǒng)的框圖。
具體實(shí)施例方式
在下面的詳細(xì)描述中，相似的標(biāo)號(hào)和符號(hào)可用來(lái)在不同的圖中表示相同的、相應(yīng)的或類似的組件。盡管本發(fā)明的實(shí)施例可能是針對(duì)示例性電路來(lái)描述的，但是這些電路的實(shí)現(xiàn)可以若干方式中的任一種方式來(lái)實(shí)現(xiàn)，包括但不局限于邏輯電路、設(shè)置在微芯片或集成電路中的電路元件、以及各個(gè)功能的軟件實(shí)現(xiàn)。這些實(shí)現(xiàn)中的每一種實(shí)現(xiàn)都處于本發(fā)明的范圍之內(nèi)。本發(fā)明的實(shí)施例還可能是針對(duì)輸入到不同電路組件或從其輸出的信號(hào)來(lái)描述的。應(yīng)該理解到，當(dāng)所述討論標(biāo)識(shí)出一個(gè)信號(hào)時(shí)，該信號(hào)可能在信號(hào)線或者相似類型的結(jié)構(gòu)上傳輸。而且，術(shù)語(yǔ)“信號(hào)”還可對(duì)應(yīng)于附圖中示出的信號(hào)線。另外，公知的電源/接地以及到元件的地址連接可能未在附圖中示出，以簡(jiǎn)化圖示和討論，從而避免混淆本發(fā)明。
圖1示出了根據(jù)一種設(shè)置的時(shí)鐘系統(tǒng)10。其他的設(shè)置也是可能的。時(shí)鐘系統(tǒng)10包括相位頻率檢測(cè)器(PFD)20，電荷泵(CP)30、壓控振蕩器(VCO)40、時(shí)鐘傳遞樹(shù)50(以下也稱為時(shí)鐘傳遞網(wǎng)絡(luò))以及除N(divide-by-N)計(jì)數(shù)器60(以下也稱為除N電路)。參考時(shí)鐘信號(hào)12施加到相位頻率檢測(cè)器20的輸入端。參考時(shí)鐘信號(hào)12可由外部時(shí)鐘源提供。即，該時(shí)鐘源可以位于包含時(shí)鐘系統(tǒng)10的微芯片或集成電路的外部。反饋時(shí)鐘信號(hào)62也可施加到相位頻率檢測(cè)器20的輸入端。相位頻率檢測(cè)器20基于參考時(shí)鐘信號(hào)12和反饋時(shí)鐘信號(hào)62，生成信號(hào)79和信號(hào)83。信號(hào)79施加到反相器電路22的輸入端，該反相器電路提供上行信號(hào)26。信號(hào)83施加到反相器電路24的輸入端，該反相器電路提供下行信號(hào)28。上行信號(hào)26和下行信號(hào)28施加到電荷泵30的輸入端。即，相位頻率檢測(cè)器20將參考時(shí)鐘信號(hào)12的相位與反饋時(shí)鐘信號(hào)62進(jìn)行比較，并將上行信號(hào)26和下行信號(hào)28提供給電荷泵30的輸入端。上行和下行信號(hào)26、28分別指示電荷泵30的正、負(fù)電荷極性。電荷泵30將數(shù)字輸入轉(zhuǎn)換(即基于上行和下行信號(hào)26和28產(chǎn)生壓控信號(hào)32)為模擬電流(或信號(hào))，該模擬電流然后由回路濾波器進(jìn)行積分，以生成壓控信號(hào)32。壓控信號(hào)32施加到VCO 40，用于改變VCO時(shí)鐘信號(hào)45的頻率，該VCO時(shí)鐘信號(hào)45被輸入到時(shí)鐘傳遞樹(shù)50。
時(shí)鐘傳遞樹(shù)50產(chǎn)生信號(hào)52，該信號(hào)被施加到除N計(jì)數(shù)器60，除N計(jì)數(shù)器60然后產(chǎn)生反饋時(shí)鐘信號(hào)62。時(shí)鐘傳遞樹(shù)50所產(chǎn)生的信號(hào)52還成為將被輸入到微芯片或集成電路上的狀態(tài)機(jī)(或其他元件/組件)的時(shí)鐘信號(hào)。如上所述，反饋時(shí)鐘信號(hào)62被施加到相位頻率檢測(cè)器20的輸入端。
還可在電荷泵30和壓控振蕩器40之間設(shè)置一個(gè)濾波器，例如二階濾波器。該二階濾波器可包括電阻器34和接地的電容器36。也可使用其他類型的濾波器。上行信號(hào)26和下行信號(hào)28對(duì)電容器36進(jìn)行充電或放電。這隨后降低或升高了施加到VCO 40的壓控信號(hào)32的電壓。VCO 40確定VCO時(shí)鐘信號(hào)45的頻率輸出。換句話說(shuō)，上行信號(hào)26和下行信號(hào)28被用來(lái)確定VCO 40的頻率輸出。
相位頻率檢測(cè)器20生成上行信號(hào)26和下行信號(hào)28之間的相位差，該相位差基本等于參考時(shí)鐘信號(hào)12和反饋時(shí)鐘信號(hào)62之間的相位差。具體地說(shuō)，參考時(shí)鐘信號(hào)12和反饋信號(hào)62之間的相位差被上行和下行信號(hào)26和28的持續(xù)時(shí)間之間的差所復(fù)制和體現(xiàn)。如果反饋時(shí)鐘信號(hào)62慢于參考時(shí)鐘信號(hào)12(即反饋時(shí)鐘信號(hào)拖后)，則上行信號(hào)26的持續(xù)時(shí)間可大于下行信號(hào)28的持續(xù)時(shí)間。這提高了VCO時(shí)鐘信號(hào)45的頻率。另一方面，如果反饋時(shí)鐘信號(hào)62快于參考時(shí)鐘信號(hào)12(即反饋時(shí)鐘信號(hào)領(lǐng)先)，則下行信號(hào)28的持續(xù)時(shí)間可大于上行信號(hào)26的持續(xù)時(shí)間。這降低了VCO時(shí)鐘信號(hào)45的頻率。
圖2A是根據(jù)一種設(shè)置的示例性時(shí)鐘系統(tǒng)100的電路圖。其他設(shè)置也是可能的。圖2A示出了鎖相環(huán)(PLL)電路110，其接收參考時(shí)鐘信號(hào)(示出為refclk)和反饋時(shí)鐘信號(hào)(示出為fbclk)。refclk信號(hào)可對(duì)應(yīng)于參考時(shí)鐘信號(hào)12(圖1)，而fbclk信號(hào)可對(duì)應(yīng)于反饋時(shí)鐘信號(hào)62(圖1)。refclk信號(hào)可從被輸入到邏輯與(AND)門105的總線時(shí)鐘信號(hào)(示出為bclk)獲得。總線時(shí)鐘信號(hào)也可稱為系統(tǒng)時(shí)鐘信號(hào)。邏輯與門105的另一個(gè)輸入端可耦合到高(HIGH)電壓源。與參考圖1所討論的設(shè)置相類似，PLL電路110基于fbclk信號(hào)和refclk信號(hào)，沿著信號(hào)線115(對(duì)應(yīng)于節(jié)點(diǎn)A)輸出一個(gè)信號(hào)(示出為earlyclk)。earlyclk信號(hào)可被輸入到除N電路130，該電路隨后產(chǎn)生沿著信號(hào)線135反饋到邏輯與門140的信號(hào)。另外，信號(hào)線115上(節(jié)點(diǎn)A處)的earlyclk信號(hào)可被輸入到時(shí)鐘傳遞網(wǎng)絡(luò)(概括地示出為元件120)。時(shí)鐘傳遞網(wǎng)絡(luò)120所產(chǎn)生的(一個(gè)或多個(gè))信號(hào)成為將被輸入到微芯片或集成電路上的狀態(tài)機(jī)(或其他元件/組件)的核心時(shí)鐘信號(hào)。節(jié)點(diǎn)B代表該核心信號(hào)在管芯上的一個(gè)使用點(diǎn)。節(jié)點(diǎn)B處的這一時(shí)鐘信號(hào)然后可作為核心時(shí)鐘信號(hào)(示出為coreclk)沿著信號(hào)線125反饋到邏輯與門140的另一個(gè)輸入端。邏輯與門140執(zhí)行輸入信號(hào)的邏輯與運(yùn)算，并將反饋信號(hào)(示出為fbclk)輸出到PLL電路110。
然而，在PLL回路設(shè)計(jì)期間可能會(huì)忽略時(shí)鐘傳遞延遲。因此，該延遲存在于PLL反饋回路中，并可由本發(fā)明的示例性實(shí)施例所校正。
圖2B是示出了圖2A的各種信號(hào)在一段時(shí)間上的時(shí)序圖。例如，圖2B示出了被輸入到PLL電路110的總線時(shí)鐘(bclk)信號(hào)和反饋(fbclk)信號(hào)。圖2B還示出了節(jié)點(diǎn)A處的信號(hào)(即earlyclk信號(hào))和節(jié)點(diǎn)B處的信號(hào)(即coreclk信號(hào))。節(jié)點(diǎn)A和節(jié)點(diǎn)B處的信號(hào)的差代表了反饋延遲(例如時(shí)鐘傳遞網(wǎng)絡(luò)120所引起的延遲)。在此示例中，反饋由TAB表示，其小于1個(gè)核心周期。
圖3是示出了當(dāng)PLL的反饋延遲變得越來(lái)越長(zhǎng)時(shí)其衰減因子降級(jí)的圖形。即，衰減因子可隨著延遲變長(zhǎng)而變低。系統(tǒng)可變得越來(lái)越衰減不足。衰減不足的PLL系統(tǒng)可能會(huì)更具振蕩性，因而在響應(yīng)輸入相位時(shí)抖動(dòng)得更厲害，或者產(chǎn)生噪聲。
如上所述，近年來(lái)，隨著PLL參考頻率的提高，時(shí)鐘傳遞延遲(以及因此而產(chǎn)生的PLL反饋延遲)也在增加。即，因?yàn)闀r(shí)鐘傳遞網(wǎng)絡(luò)正變得更長(zhǎng)，所以相位調(diào)整量在增長(zhǎng)。隨著延遲的增長(zhǎng)，PLL需要消除更大范圍的偏移。如果PLL需要消除范圍大于半個(gè)參考周期的偏移，則PLL的性能會(huì)降級(jí)。
本發(fā)明的實(shí)施例可提供一種方法和裝置，以生成內(nèi)部時(shí)鐘并消除內(nèi)部時(shí)鐘的偏移，同時(shí)可調(diào)節(jié)長(zhǎng)時(shí)鐘傳遞延遲。時(shí)鐘傳遞可包含在PLL反饋回路外部。作為一個(gè)示例，(將要被消除偏移的)PLL回路延遲可包括來(lái)自VCO輸出、通過(guò)任意的緩沖器和時(shí)鐘DFT、通過(guò)相位檢測(cè)器和通過(guò)電荷泵的延遲量。本發(fā)明的實(shí)施例可使用延遲鎖定環(huán)來(lái)消除內(nèi)部時(shí)鐘的偏移。本發(fā)明的實(shí)施例可提供短PLL反饋，從而避免回路不穩(wěn)定性。所述延遲鎖定環(huán)可將內(nèi)部點(diǎn)(或節(jié)點(diǎn))與外部參考對(duì)齊。本發(fā)明的實(shí)施例還可具有1個(gè)核心時(shí)鐘周期的總的延遲鎖定環(huán)(DLL)范圍。所述延遲線路控制可受控于VCO模擬控制，以實(shí)現(xiàn)最大的動(dòng)態(tài)范圍(即，在VCO的頻率范圍上可操作)。
圖4A是根據(jù)本發(fā)明的示例性實(shí)施例的時(shí)鐘系統(tǒng)200的電路圖。其他實(shí)施例和配置也處于本發(fā)明的范圍之內(nèi)。圖4A的時(shí)鐘系統(tǒng)200包括PLL組件和延遲鎖定環(huán)(DLL)組件。例如，PLL組件可執(zhí)行頻率調(diào)制/修正(例如頻率乘法器)，而DLL組件可執(zhí)行相位對(duì)齊(例如偏移消除)。PLL組件可包括PLL電路110，而DLL組件可包括相位檢測(cè)器(PD)210和可變延遲電路220。
在圖4A的時(shí)鐘系統(tǒng)200中，反饋延遲包括可變延遲(示出為可變延遲電路220)。該可變延遲可具有上至2個(gè)核心時(shí)鐘周期的范圍。通過(guò)改變可變延遲，時(shí)鐘傳遞網(wǎng)絡(luò)120的核心時(shí)鐘輸出可與外部時(shí)鐘(即bclk信號(hào))對(duì)齊。這一改變可由包含可變延遲電路220和(比較核心時(shí)鐘信號(hào)和PLL參考時(shí)鐘信號(hào)的)相位檢測(cè)器210的DLL組件所實(shí)現(xiàn)。如下面將要描述的，相位檢測(cè)器210比較兩個(gè)輸入信號(hào)(即，核心時(shí)鐘信號(hào)和PLL參考時(shí)鐘信號(hào))，并沿著信號(hào)線215向可變延遲電路220提供輸出信號(hào)(以下也稱為調(diào)整信號(hào))。從而可基于從相位檢測(cè)器210接收的調(diào)整信號(hào)，改變可變延遲電路220的輸出。換句話說(shuō)，相位檢測(cè)器210改變所述可變延遲，直到相位檢測(cè)器210的輸入被對(duì)齊。
在圖4A中，按照與上面參考圖2A所討論的類似方式，PLL電路110接收參考時(shí)鐘信號(hào)(示出為refclk)和反饋時(shí)鐘信號(hào)(示出為fbclk)。即，總線時(shí)鐘信號(hào)(示出為bclk)可被輸入到邏輯與門105。邏輯與門105的另一個(gè)輸入端可耦合到高電壓源?；趓efclk信號(hào)和fbclk信號(hào)，PLL電路110沿著信號(hào)線117(對(duì)應(yīng)于節(jié)點(diǎn)A)向時(shí)鐘可測(cè)性設(shè)計(jì)電路(或時(shí)鐘DFT電路)230輸出一個(gè)信號(hào)。時(shí)鐘DFT電路230代表在時(shí)鐘信號(hào)傳播中加入了延遲的電路元件。這些延遲可以是時(shí)鐘傳遞網(wǎng)絡(luò)120之外的延遲。時(shí)鐘DFT電路230沿著信號(hào)線235將早期時(shí)鐘信號(hào)(示出為earlyclk)輸出到時(shí)鐘傳遞網(wǎng)絡(luò)120。如上所述，時(shí)鐘傳遞網(wǎng)絡(luò)120所產(chǎn)生的信號(hào)成為將被輸入到微芯片或集成電路上的狀態(tài)機(jī)(或其他元件/組件)的時(shí)鐘信號(hào)。節(jié)點(diǎn)B處的核心時(shí)鐘信號(hào)可被輸入到除N電路130。除N電路130將得到的信號(hào)沿著信號(hào)線137輸出到邏輯與門140的一個(gè)輸入端。
相位檢測(cè)器210從可變延遲電路220接收兩個(gè)輸入，即核心時(shí)鐘信號(hào)和反饋時(shí)鐘信號(hào)?；谶@些輸入信號(hào)，相位檢測(cè)器210沿著信號(hào)線215將調(diào)整信號(hào)輸出到可變延遲電路220?？勺冄舆t電路220還接收節(jié)點(diǎn)A處的時(shí)鐘信號(hào)作為它的一個(gè)輸入?？勺冄舆t電路220從而基于沿著信號(hào)線215從相位檢測(cè)器210接收的調(diào)整信號(hào)，調(diào)整沿著信號(hào)線225反饋到邏輯與門140的時(shí)鐘信號(hào)。邏輯與門140執(zhí)行信號(hào)線137和225的反饋信號(hào)的邏輯與運(yùn)算，并輸出反饋(fbclk)信號(hào)到PLL電路110。換句話說(shuō)，節(jié)點(diǎn)A處的信號(hào)(以及因而產(chǎn)生的核心時(shí)鐘信號(hào))可被時(shí)間調(diào)制，直到節(jié)點(diǎn)B處的信號(hào)與反饋時(shí)鐘信號(hào)對(duì)齊。在本實(shí)施例中，可變延遲電路220位于PLL回路中。因此，當(dāng)DLL組件鎖定時(shí)，PLL組件也可鎖定。
圖4B示出了圖4A的各種信號(hào)在一段時(shí)間上的時(shí)序圖。例如，圖4B示出了輸入到PLL電路110的總線時(shí)鐘(bclk)信號(hào)和反饋(fbclk)信號(hào)。圖4B還示出了節(jié)點(diǎn)A處的信號(hào)、earlyclk信號(hào)以及節(jié)點(diǎn)B處的信號(hào)(即coreclk信號(hào))。節(jié)點(diǎn)A和節(jié)點(diǎn)B處的信號(hào)的差代表前向延遲(例如由時(shí)鐘DFT電路230和時(shí)鐘傳遞網(wǎng)絡(luò)120所引起的延遲)。如圖所示，節(jié)點(diǎn)A和節(jié)點(diǎn)B之間的前向延遲(TAB)遠(yuǎn)大于1個(gè)核心時(shí)鐘周期。在此示例中，反饋小于1個(gè)核心周期。
圖5A是根據(jù)本發(fā)明的示例性實(shí)施例的時(shí)鐘系統(tǒng)300。其他實(shí)施例和配置也處于本發(fā)明的范圍之內(nèi)。圖5A的時(shí)鐘系統(tǒng)300也包括PLL組件和DLL組件。如下面將要描述的，相位檢測(cè)(PD)210可比較兩個(gè)輸入時(shí)鐘，并沿著信號(hào)線215向可變延遲電路220提供調(diào)整信號(hào)?？勺冄舆t電路220因而可基于沿著信號(hào)線215從相位檢測(cè)器210接收的調(diào)整信號(hào)，調(diào)整輸出到時(shí)鐘DFT電路230的信號(hào)。即，DLL組件(包括可變延遲電路220)可改變所述可變延遲，以使得時(shí)鐘傳遞網(wǎng)絡(luò)120的輸出與外部時(shí)鐘(即bclk信號(hào))對(duì)齊。在此實(shí)施例中，可變延遲電路220設(shè)置在PLL反饋回路外部。因此，DLL的操作可獨(dú)立于PLL組件。
在圖5A中，按照與上面參考圖2A所討論的類似方式，PLL電路110接收參考時(shí)鐘信號(hào)(示出為refclk)和反饋時(shí)鐘信號(hào)(示出為fbclk)。即，總線時(shí)鐘信號(hào)可被輸入到邏輯與門105。邏輯與門105的另一個(gè)輸入端可耦合到高電壓源?；趓efclk信號(hào)和fbclk信號(hào)，PLL電路110沿著信號(hào)線117(對(duì)應(yīng)于節(jié)點(diǎn)A)將一個(gè)信號(hào)輸出到可變延遲電路220?？勺冄舆t電路220沿著信號(hào)線119(對(duì)應(yīng)于節(jié)點(diǎn)F)將一個(gè)信號(hào)輸出到時(shí)鐘DFT電路230。節(jié)點(diǎn)A處的信號(hào)也沿著信號(hào)線118反饋到邏輯與門140的一個(gè)輸入端。時(shí)鐘DFT電路230沿著信號(hào)線235將早期時(shí)鐘信號(hào)(示出為earlyclk信號(hào))輸出到時(shí)鐘傳遞網(wǎng)絡(luò)120。節(jié)點(diǎn)B處的信號(hào)可被輸入到除N電路130。除N電路130沿著信號(hào)線137將得到的信號(hào)輸出到邏輯與門140的一個(gè)輸入端。
相位檢測(cè)器210接收兩個(gè)輸入，即核心時(shí)鐘信號(hào)(來(lái)自節(jié)點(diǎn)B)和沿著信號(hào)線118來(lái)自節(jié)點(diǎn)A的反饋時(shí)鐘信號(hào)?；谶@些信號(hào)，相位檢測(cè)器210沿著信號(hào)線215將調(diào)整信號(hào)輸出到可變延遲電路220?？勺冄舆t電路220從而基于沿著信號(hào)線215從相位檢測(cè)器210接收的調(diào)整信號(hào)，調(diào)整輸入到時(shí)鐘DFT電路230的時(shí)鐘信號(hào)。邏輯與門140執(zhí)行信號(hào)線137和118的反饋信號(hào)的邏輯與運(yùn)算，并輸出反饋時(shí)鐘(fbclk)信號(hào)到PLL電路110。
在圖5A的時(shí)鐘系統(tǒng)300中，可變延遲位于PLL反饋回路外部。該時(shí)鐘系統(tǒng)的DLL組件包括相位檢測(cè)器210(比較核心時(shí)鐘和PLL參考時(shí)鐘)和可變延遲電路220，其具有上至2個(gè)核心時(shí)鐘周期的范圍。PLL和DLL閉環(huán)操作從而可以彼此獨(dú)立。
圖5B示出了圖5A的各種信號(hào)在一段時(shí)間上的時(shí)序圖。例如，圖5B示出了輸入到PLL電路110的總線時(shí)鐘(bclk)信號(hào)和反饋(fbclk)信號(hào)。圖5B還示出了節(jié)點(diǎn)A處的信號(hào)、節(jié)點(diǎn)F處的信號(hào)、earlyclk信號(hào)以及節(jié)點(diǎn)B處的信號(hào)(即coreclk信號(hào))。節(jié)點(diǎn)A和節(jié)點(diǎn)B處的信號(hào)差代表前向延遲(例如由時(shí)鐘DFT電路230和時(shí)鐘傳遞網(wǎng)絡(luò)120所引起的延遲)。如圖所示，節(jié)點(diǎn)A和節(jié)點(diǎn)B之間的前向延遲(TAB)遠(yuǎn)大于1個(gè)核心時(shí)鐘周期。在此示例中，反饋小于1個(gè)核心周期。
圖6是根據(jù)本發(fā)明的示例性實(shí)施例的時(shí)鐘系統(tǒng)400。其他實(shí)施例和配置也處于本發(fā)明的范圍之內(nèi)。圖6的時(shí)鐘系統(tǒng)400也包括PLL組件和DLL組件。如下面將要描述的，相位檢測(cè)器210可比較兩個(gè)輸入時(shí)鐘，并沿著信號(hào)線215向可變延遲電路220提供調(diào)整信號(hào)。圖6的時(shí)鐘系統(tǒng)400類似于圖5A所示的時(shí)鐘系統(tǒng)300，并且額外地包括了兩個(gè)除N電路(示出為基本除N電路410和輔助除N電路420)。這兩個(gè)除N電路被提供以便PLL組件可鎖定，然后基本除N電路410可發(fā)送信號(hào)到輔助除N電路420，以同步所述組件。然后，輔助除N電路420可以在鎖定階段與基本除N電路410一起操作。
在圖6中，按照與上面參考圖2A所討論的類似方式，PLL電路110接收參考時(shí)鐘信號(hào)(示出為refclk)和反饋時(shí)鐘信號(hào)(示出為fbclk)。即，總線時(shí)鐘信號(hào)可被輸入到邏輯與門105。邏輯與門105的另一個(gè)輸入端可耦合到高電壓源。基于refclk信號(hào)和fbclk信號(hào)，PLL電路110沿著信號(hào)線117(對(duì)應(yīng)于節(jié)點(diǎn)A)將一個(gè)信號(hào)輸出到可變延遲電路220?？勺冄舆t電路220沿著信號(hào)線119(對(duì)應(yīng)于節(jié)點(diǎn)F)將一個(gè)信號(hào)輸出到時(shí)鐘DFT電路230。節(jié)點(diǎn)A處的信號(hào)也沿著信號(hào)線118反饋到邏輯與門140的一個(gè)輸入端。時(shí)鐘DFT電路230沿著信號(hào)線235將早期時(shí)鐘信號(hào)(示出為earlyclk信號(hào))輸出到時(shí)鐘傳遞網(wǎng)絡(luò)120。
相位檢測(cè)器210接收兩個(gè)輸入，即核心時(shí)鐘信號(hào)(來(lái)自節(jié)點(diǎn)B)和沿著信號(hào)線118來(lái)自節(jié)點(diǎn)A的反饋時(shí)鐘信號(hào)。基于這些信號(hào)，相位檢測(cè)器210沿著信號(hào)線215將調(diào)整信號(hào)輸出到可變延遲電路220?？勺冄舆t電路220從而基于沿著信號(hào)線215從相位檢測(cè)器210接收的調(diào)整信號(hào)，調(diào)整反饋到時(shí)鐘DFT電路230的時(shí)鐘信號(hào)。
節(jié)點(diǎn)A處(信號(hào)線117上)的信號(hào)還被輸入到基本除N電路410?；境齆電路410沿著信號(hào)線415將得到的信號(hào)輸出到邏輯與門140的一個(gè)輸入端。邏輯與門140執(zhí)行信號(hào)線415和118的反饋信號(hào)的邏輯與運(yùn)算，并將反饋時(shí)鐘(fbclk)信號(hào)輸出到PLL電路110?；境齆電路410被用來(lái)鎖定PLL。在PLL鎖定之后，來(lái)自基本除N電路410的相位信息(示出為sync_phase)沿著信號(hào)線418被發(fā)送到輔助除N電路420。在這一同步化之后，基本除N電路410和輔助除N電路420兩者都處于數(shù)字鎖定階段中。輔助除N電路420可創(chuàng)建一個(gè)內(nèi)部總線時(shí)鐘信號(hào)，該信號(hào)用于芯片與外部組件的I/O通信中。例如，來(lái)自輔助除N電路420的信號(hào)可與核心時(shí)鐘信號(hào)進(jìn)行與運(yùn)算，以生成內(nèi)部總線時(shí)鐘。
圖7A是根據(jù)本發(fā)明的實(shí)施例的時(shí)鐘系統(tǒng)500的電路圖。其他實(shí)施例和配置也處于本發(fā)明的范圍之內(nèi)。圖7A的時(shí)鐘系統(tǒng)500也包括PLL組件和DLL組件。然而，在這一實(shí)施例中，PLL組件(即PLL電路110)從屬于DLL組件內(nèi)部。即，DLL組件被設(shè)置在PLL組件的參考路徑內(nèi)。與上面所討論的相類似，DLL組件可用作偏移消除元件(或相位對(duì)齊器)，而PLL組件可用作頻率乘法器(或頻率調(diào)制器)。在這一實(shí)施例中，與上述實(shí)施例相比，DLL組件可以以較低的參考頻率來(lái)操作，因而設(shè)計(jì)中所涉及的時(shí)序更加簡(jiǎn)單。因?yàn)镻LL組件的參考時(shí)鐘被DLL組件所調(diào)制，所以該P(yáng)LL組件可被平移。而且，DLL和PLL組件的帶寬在頻率上可分開(kāi)，以避免兩個(gè)回路之間不希望出現(xiàn)的相互影響。通過(guò)使輔助除N電路(即coreclk除法器)發(fā)送sync_phase信號(hào)到基本除N電路(即PLL除法器)，基本除N電路和輔助除N電路可彼此同步。
在圖7A中，PLL電路110接收參考時(shí)鐘信號(hào)(示出為refclk)和反饋時(shí)鐘信號(hào)(示出為fbclk)?；趓efclk信號(hào)和fbclk信號(hào)，PLL電路110沿著信號(hào)線117(對(duì)應(yīng)于節(jié)點(diǎn)A)將一個(gè)信號(hào)輸出到時(shí)鐘DFT電路230。時(shí)鐘DFT電路230沿著信號(hào)線235將earlyclk信號(hào)輸出到時(shí)鐘傳遞網(wǎng)絡(luò)120。
節(jié)點(diǎn)A處(信號(hào)線117上)的信號(hào)也被輸入到基本除N電路510以及邏輯與門140的一個(gè)輸入端(沿著信號(hào)線505)?；境齆電路510將得到的信號(hào)沿著信號(hào)線515輸出到邏輯與門140的一個(gè)輸入端。邏輯與門140執(zhí)行信號(hào)線515和505的反饋信號(hào)的邏輯與運(yùn)算，并輸出反饋時(shí)鐘(fbclk)信號(hào)到PLL電路110。
核心時(shí)鐘信號(hào)可在節(jié)點(diǎn)B處從時(shí)鐘傳遞網(wǎng)絡(luò)120被輸出。核心時(shí)鐘信號(hào)可被輸入到輔助除N電路520。核心時(shí)鐘信號(hào)還可被輸入到邏輯與門530。輔助除N電路520輸出信號(hào)到邏輯與門530的另一個(gè)輸入端。邏輯與門530執(zhí)行輸入信號(hào)的邏輯與運(yùn)算，并沿著信號(hào)線535將得到的信號(hào)提供給相位檢測(cè)器210。
相位檢測(cè)器210接收兩個(gè)輸入，即沿著信號(hào)線535的信號(hào)和沿著信號(hào)線507對(duì)應(yīng)于bclk信號(hào)的信號(hào)?；谶@些信號(hào)，相位檢測(cè)器210沿著信號(hào)線215將調(diào)整信號(hào)輸出到可變延遲電路220?？勺冄舆t電路220從而基于沿著信號(hào)線215從相位檢測(cè)器210接收的調(diào)整信號(hào)，調(diào)整輸入到PLL電路110的refclk信號(hào)。
圖7B示出了圖7A的各種信號(hào)在一段時(shí)間上的時(shí)序圖。例如，圖7B示出了輸入到PLL電路110的總線時(shí)鐘(bclk)信號(hào)和反饋(fbclk)信號(hào)。圖7B還示出了節(jié)點(diǎn)A處的信號(hào)、節(jié)點(diǎn)F處的信號(hào)、earlyclk信號(hào)以及節(jié)點(diǎn)B處的信號(hào)(即coreclk信號(hào))。節(jié)點(diǎn)A和節(jié)點(diǎn)B處的信號(hào)的差代表前向延遲(例如由時(shí)鐘DFT電路230和時(shí)鐘傳遞網(wǎng)絡(luò)120所引起的延遲)。該圖示示出了節(jié)點(diǎn)A處的信號(hào)和節(jié)點(diǎn)B處的coreclk信號(hào)之間的反饋延遲(TAB)，該延遲遠(yuǎn)大于1個(gè)核心時(shí)鐘周期。在此示例中，反饋小于1個(gè)核心周期。
圖8示出了一種可以結(jié)合本發(fā)明的實(shí)施方式的示例性電子系統(tǒng)設(shè)置。更具體地說(shuō)，示出了一個(gè)集成電路(IC)芯片，其可以結(jié)合作為IC芯片系統(tǒng)的本發(fā)明的一種或多種實(shí)施方式。這種IC可以是電子封裝PAK的一部分，該封裝將該IC連同支持組件一起結(jié)合到例如印刷電路板(PCB)的襯底上，作為一個(gè)被封裝的系統(tǒng)。該被封裝的系統(tǒng)例如可以通過(guò)插座(socket)SOK而安裝到系統(tǒng)板(例如主板系統(tǒng)(MB))上。系統(tǒng)板可以是整個(gè)電子設(shè)備(例如計(jì)算機(jī)、電子消費(fèi)設(shè)備、服務(wù)器、通信裝置)系統(tǒng)的一部分，該電子設(shè)備系統(tǒng)還可包括一個(gè)或多個(gè)下述裝置輸入(例如用戶)按鈕B、輸出裝置(例如顯示器DIS)、總線或總線部分BUS、電源設(shè)置PS以及外殼CAS(例如塑料或金屬機(jī)殼)。
另外，本發(fā)明的范圍內(nèi)的實(shí)施例包括從簡(jiǎn)單級(jí)的實(shí)施例到系統(tǒng)級(jí)的實(shí)施例。例如，分立集成電路(IC)實(shí)施例也可實(shí)現(xiàn)為芯片或芯片組實(shí)施例的一部分；包含在印刷電路板(例如主板)實(shí)施例的芯片或芯片組內(nèi)；包含在例如計(jì)算設(shè)備(例如個(gè)人計(jì)算機(jī)(PC)、服務(wù)器)或非計(jì)算設(shè)備(例如通信設(shè)備)的電子設(shè)備芯片或芯片組內(nèi)；和/或包含電子設(shè)備的機(jī)械實(shí)施例(例如自動(dòng)系統(tǒng))。
本說(shuō)明書(shū)中對(duì)“一個(gè)實(shí)施例”、“實(shí)施例”、“示例性實(shí)施例”等的任何引用都意味著結(jié)合該實(shí)施例描述的特定特征、結(jié)構(gòu)或特性被包含在本發(fā)明的至少一個(gè)實(shí)施例中。這些短語(yǔ)在說(shuō)明書(shū)中各處的出現(xiàn)未必都是指同一個(gè)實(shí)施例。而且，當(dāng)結(jié)合任何實(shí)施例或組件來(lái)描述特定特征、結(jié)構(gòu)或特性時(shí)，都假設(shè)了本領(lǐng)域內(nèi)的技術(shù)人員可結(jié)合所述實(shí)施例和/或組件中的另一些實(shí)施例和/或組件來(lái)實(shí)施所述特征、結(jié)構(gòu)或特性。而且，為了易于理解，某些方法過(guò)程可能已被描述成分開(kāi)的過(guò)程；然而，這些分別描述的過(guò)程不應(yīng)被理解為它們的執(zhí)行必然是與順序相關(guān)的，即，一些過(guò)程能夠以另一種順序被執(zhí)行，或者同時(shí)地執(zhí)行，等等。
盡管已經(jīng)參考本發(fā)明的一些說(shuō)明性實(shí)施例描述了本發(fā)明，但是應(yīng)當(dāng)理解到，本領(lǐng)域內(nèi)的技術(shù)人員可以設(shè)計(jì)出大量其他的修改和實(shí)施例，這些修改和實(shí)施例仍處于本發(fā)明原理的精神和范圍之內(nèi)。更具體地說(shuō)，在前面公開(kāi)的內(nèi)容、附圖和所附權(quán)利要求的范圍之內(nèi)的結(jié)合了主題的設(shè)置的組成部分和/或設(shè)置中，可以做出合理的變動(dòng)與修改，而不脫離本發(fā)明的精神。除了在所述組成部分和/或設(shè)置中的變動(dòng)和修改，對(duì)本領(lǐng)域內(nèi)的技術(shù)人員來(lái)說(shuō)，其他的使用也是顯而易見(jiàn)的。
權(quán)利要求
1.一種系統(tǒng)，包括鎖相環(huán)組件，用于基于參考時(shí)鐘信號(hào)和反饋時(shí)鐘信號(hào)，輸出第一信號(hào)；時(shí)鐘傳遞網(wǎng)絡(luò)，用于基于從所述鎖相環(huán)組件輸出的所述第一信號(hào)，傳遞時(shí)鐘信號(hào)；和延遲鎖定環(huán)組件，用于消除信號(hào)的偏移，并調(diào)整所述時(shí)鐘傳遞網(wǎng)絡(luò)所傳遞的所述時(shí)鐘信號(hào)。
2.如權(quán)利要求1所述的系統(tǒng)，其中所述延遲鎖定環(huán)組件包括相位檢測(cè)器和可變延遲電路，所述相位檢測(cè)器用于將調(diào)整信號(hào)輸出到所述可變延遲電路。
3.如權(quán)利要求2所述的系統(tǒng)，其中所述可變延遲電路將所述時(shí)鐘傳遞網(wǎng)絡(luò)所傳遞的所述時(shí)鐘信號(hào)與所述反饋時(shí)鐘信號(hào)對(duì)齊。
4.如權(quán)利要求2所述的系統(tǒng)，其中所述可變延遲電路被設(shè)置在所述鎖相環(huán)組件的反饋路徑中，并且所述相位檢測(cè)器將從所述可變延遲電路輸出的信號(hào)與所述時(shí)鐘傳遞網(wǎng)絡(luò)所傳遞的所述時(shí)鐘信號(hào)相比較，以確定所述調(diào)整信號(hào)。
5.如權(quán)利要求2所述的系統(tǒng)，其中所述可變延遲電路被設(shè)置在所述鎖相環(huán)組件的反饋路徑的外部。
6.如權(quán)利要求5所述的系統(tǒng)，其中所述可變延遲電路接收從所述鎖相環(huán)組件輸出的所述第一信號(hào)，并輸出第二信號(hào)，所述可變延遲電路基于從所述相位檢測(cè)器輸出的所述調(diào)整信號(hào)來(lái)調(diào)整所述第二信號(hào)。
7.如權(quán)利要求2所述的系統(tǒng)，其中所述鎖相環(huán)組件被設(shè)置在所述延遲鎖定環(huán)組件內(nèi)部。
8.如權(quán)利要求2所述的系統(tǒng)，其中所述可變延遲電路接收第二信號(hào)，并將所述參考時(shí)鐘信號(hào)輸出到所述鎖相環(huán)組件，所述可變延遲電路基于從所述相位檢測(cè)器輸出的所述調(diào)整信號(hào)來(lái)調(diào)整所述參考時(shí)鐘信號(hào)。
9.如權(quán)利要求8所述的系統(tǒng)，其中所述調(diào)整信號(hào)是基于所述第二信號(hào)和由所述時(shí)鐘傳遞網(wǎng)絡(luò)所傳遞的所述時(shí)鐘信號(hào)的。
10.如權(quán)利要求2所述的系統(tǒng)，其中所述調(diào)整信號(hào)是基于所述反饋時(shí)鐘信號(hào)和由所述時(shí)鐘傳遞網(wǎng)絡(luò)所傳遞的所述時(shí)鐘信號(hào)的。
11.如權(quán)利要求1所述的系統(tǒng)，還包括除法器電路，用于鎖定所述鎖相環(huán)組件。
12.如權(quán)利要求1所述的系統(tǒng)，其中所述延遲鎖定環(huán)組件消除所述信號(hào)的偏移，最大可到所述時(shí)鐘信號(hào)的一個(gè)周期。
13.一種系統(tǒng)，包括鎖相環(huán)組件，用于輸出第一時(shí)鐘信號(hào)；時(shí)鐘網(wǎng)絡(luò)，用于基于從所述鎖相環(huán)組件輸出的所述第一時(shí)鐘信號(hào)，提供第二時(shí)鐘信號(hào)；和延遲鎖定環(huán)組件，用于調(diào)整所述第二時(shí)鐘信號(hào)的時(shí)序。
14.如權(quán)利要求13所述的系統(tǒng)，其中所述延遲鎖定環(huán)組件包括相位檢測(cè)器和可變延遲電路，所述相位檢測(cè)器用于將調(diào)整信號(hào)輸出到所述可變延遲電路。
15.如權(quán)利要求14所述的系統(tǒng)，其中所述可變延遲電路將所述第二時(shí)鐘信號(hào)與所述鎖相環(huán)組件的反饋時(shí)鐘信號(hào)對(duì)齊。
16.如權(quán)利要求14所述的系統(tǒng)，其中所述可變延遲電路被設(shè)置在所述鎖相環(huán)組件的反饋路徑中，并且所述相位檢測(cè)器將從所述可變延遲電路輸出的信號(hào)與所述第二時(shí)鐘信號(hào)相比較。
17.如權(quán)利要求14所述的系統(tǒng)，其中所述可變延遲電路被設(shè)置在所述鎖相環(huán)組件的反饋路徑的外部。
18.如權(quán)利要求17所述的系統(tǒng)，其中所述可變延遲電路接收從所述鎖相環(huán)組件輸出的所述第一信號(hào)，并輸出第三信號(hào)，所述可變延遲電路基于從所述相位檢測(cè)器輸出的所述調(diào)整信號(hào)來(lái)調(diào)整所述第三信號(hào)。
19.如權(quán)利要求14所述的系統(tǒng)，其中所述鎖相環(huán)組件被設(shè)置在所述延遲鎖定環(huán)組件內(nèi)部。
20.如權(quán)利要求14所述的系統(tǒng)，其中所述可變延遲電路接收第三信號(hào)，并將參考時(shí)鐘信號(hào)輸出到所述鎖相環(huán)組件，所述可變延遲電路基于從所述相位檢測(cè)器輸出的所述調(diào)整信號(hào)來(lái)調(diào)整所述參考時(shí)鐘信號(hào)。
21.如權(quán)利要求20所述的系統(tǒng)，其中所述調(diào)整信號(hào)是基于所述第二時(shí)鐘信號(hào)的。
22.如權(quán)利要求14所述的系統(tǒng)，其中所述調(diào)整信號(hào)是基于所述第二時(shí)鐘信號(hào)和所述鎖相環(huán)組件的反饋時(shí)鐘信號(hào)的。
23.如權(quán)利要求13所述的系統(tǒng)，還包括除法器電路，用于鎖定所述鎖相環(huán)組件。
24.如權(quán)利要求13所述的系統(tǒng)，其中所述延遲鎖定環(huán)組件調(diào)整所述第二時(shí)鐘信號(hào)的時(shí)序，最大可到所述第二時(shí)鐘信號(hào)的一個(gè)周期。
25.一種方法，包括從鎖相環(huán)組件提供第一時(shí)鐘信號(hào)；基于所述第一時(shí)鐘信號(hào)，提供第二時(shí)鐘信號(hào)；確定所述第二時(shí)鐘信號(hào)和參考信號(hào)之間的差；提供表示了所確定的差的調(diào)整信號(hào)；以及基于所述調(diào)整信號(hào)，調(diào)整所述第二時(shí)鐘信號(hào)。
26.如權(quán)利要求25所述的方法，其中所述調(diào)整信號(hào)是基于所述第二時(shí)鐘信號(hào)和所述鎖相環(huán)組件的反饋時(shí)鐘信號(hào)的。
27.如權(quán)利要求25所述的方法，其中所述調(diào)整信號(hào)是基于所述第二時(shí)鐘信號(hào)和用于所述鎖相環(huán)組件的參考時(shí)鐘信號(hào)的。
28.如權(quán)利要求25所述的方法，其中調(diào)整所述第二時(shí)鐘信號(hào)包括消除從所述鎖相環(huán)組件輸出的所述第一時(shí)鐘信號(hào)的偏移。
29.如權(quán)利要求25所述的方法，其中調(diào)整所述第二時(shí)鐘信號(hào)包括消除被輸入到所述鎖相環(huán)組件的參考時(shí)鐘信號(hào)的偏移。
全文摘要
本發(fā)明提供了一種系統(tǒng)，包括用于基于參考時(shí)鐘信號(hào)和反饋時(shí)鐘信號(hào)輸出第一信號(hào)的鎖相環(huán)組件。時(shí)鐘傳遞網(wǎng)絡(luò)可基于從所述鎖相環(huán)組件輸出的第一信號(hào)，傳遞時(shí)鐘信號(hào)。另外，延遲鎖定環(huán)組件可消除信號(hào)的偏移，并調(diào)整所述時(shí)鐘傳遞網(wǎng)絡(luò)所傳遞的時(shí)鐘信號(hào)。
文檔編號(hào)H03L7/16GK1543074SQ200410037479
公開(kāi)日2004年11月3日 申請(qǐng)日期2004年4月29日 優(yōu)先權(quán)日2003年4月30日
發(fā)明者耿·L·黃, 格雷格·泰勒, 濟(jì)·豪·利姆, 利姆, 泰勒, 耿 L 黃 申請(qǐng)人:英特爾公司