專(zhuān)利名稱(chēng)：模擬均衡器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明為涉及半導(dǎo)體LSI的裝置，詳細(xì)涉及有關(guān)接收電路的裝置。
背景技術(shù)：
在通過(guò)電纜傳送高速電信號(hào)時(shí)，由于皮膚效應(yīng)等限制信號(hào)的頻帶，所以發(fā)生相互符號(hào)間干擾(ISI)，降低接收端的信號(hào)質(zhì)量。由于該信號(hào)質(zhì)量變差，有時(shí)會(huì)減小信號(hào)振幅。其結(jié)果，比如，用High或者Low判斷輸入信號(hào)的數(shù)字電路有可能引起不能識(shí)別數(shù)據(jù)的誤動(dòng)作。而且，該現(xiàn)象隨著電纜長(zhǎng)度的增加或者傳送信號(hào)的高速化，變得更加顯著。為了消除這種現(xiàn)象，需要補(bǔ)償接收信號(hào)。
根據(jù)JSSC May 2000pp 757-764，公開(kāi)一種方法，為了解決該課題，通過(guò)特殊的時(shí)鐘恢復(fù)電路得到時(shí)鐘，采用該時(shí)鐘對(duì)接收信號(hào)采樣，通過(guò)合成采樣后的信號(hào)列而進(jìn)行均衡。
但是，在該方法中，由于應(yīng)用時(shí)鐘采樣數(shù)據(jù)，接收信號(hào)的相位與采樣時(shí)鐘的相位必須一致，因此需要特殊的時(shí)鐘恢復(fù)電路?；蛘撸捎谂c時(shí)鐘一致高速切換開(kāi)關(guān)，所以在采樣時(shí)有可能產(chǎn)生噪聲。
非專(zhuān)利文獻(xiàn)1JSSC May 2000pp 757-764。

發(fā)明內(nèi)容
本發(fā)明一方案，提供一種模擬均衡器，包括混合器和模擬延遲電路。混合器，將輸入信號(hào)與來(lái)自模擬延遲電路的延遲信號(hào)混合，并作為混合信號(hào)輸出。模擬延遲電路，延遲來(lái)自混合器的混合信號(hào)并作為延遲信號(hào)輸出。
在上述模擬均衡器中，通過(guò)在保持輸入信號(hào)的振幅信息的情況下連續(xù)延遲輸入信號(hào)，補(bǔ)償采樣時(shí)鐘與輸入信號(hào)之間的相位差，不用進(jìn)行在采樣時(shí)產(chǎn)生噪聲的改善，能夠容易地構(gòu)成均衡器。
本發(fā)明另一方案，提供一種模擬均衡器，包括模擬延遲電路合混合器。模擬延遲電路，延遲輸入信號(hào)并作為延遲信號(hào)輸出?；旌掀鳎瑢⑤斎胄盘?hào)和來(lái)自模擬延遲電路的延遲信號(hào)混合。
在上述模擬均衡器中，通過(guò)在保持輸入信號(hào)的振幅信息的情況下連續(xù)延遲輸入信號(hào)，補(bǔ)償采樣時(shí)鐘與輸入信號(hào)之間的相位差，不用進(jìn)行在采樣時(shí)產(chǎn)生噪聲的改善，能夠容易地構(gòu)成均衡器。
優(yōu)選上述模擬均衡器具有延遲控制部。延遲控制部控制在上述模擬延遲電路中的延遲量。
在上述模擬均衡器中，通過(guò)由延遲控制信號(hào)控制模擬延遲電路的延遲量，能調(diào)整由于布線和門(mén)電路的延遲引起的相位差。
優(yōu)選上述延遲控制部，根據(jù)給定時(shí)鐘，輸出延遲控制信號(hào)；上述模擬延遲電路，根據(jù)來(lái)自延遲控制部的延遲控制信號(hào)，控制延遲量。
在上述模擬均衡器中，通過(guò)以對(duì)應(yīng)于輸入信號(hào)的時(shí)鐘為基礎(chǔ)，輸出延遲控制信號(hào)，有可能使模擬延遲電路的延遲量與輸入信號(hào)的轉(zhuǎn)送率一致。
優(yōu)選上述延遲控制部包括PLL電路。PLL電路包括延遲控制信號(hào)輸出部和電壓控制振蕩電路。延遲控制信號(hào)輸出部，根據(jù)上述給定時(shí)鐘與來(lái)自電壓控制振蕩電路的時(shí)鐘的頻率差或者相位差，輸出延遲控制信號(hào)。電壓控制振蕩電路，通過(guò)根據(jù)來(lái)自延遲控制信號(hào)輸出部的延遲控制信號(hào)調(diào)整延遲量，輸出時(shí)鐘。上述模擬延遲電路中的延遲量，與電壓控制振蕩電路中的延遲量相對(duì)應(yīng)。
在上述模擬均衡器中，通過(guò)以對(duì)應(yīng)于輸入信號(hào)的時(shí)鐘為基礎(chǔ)，輸出延遲控制信號(hào)，有可能使模擬延遲電路的延遲量與輸入信號(hào)的轉(zhuǎn)送率一致。另外，通過(guò)讓模擬延遲電路的延遲量與電壓控制振蕩電路中的延遲量相對(duì)應(yīng)，能夠容易地設(shè)定模擬延遲電路的延遲量。
優(yōu)選上述延遲控制部包括DLL電路。DLL電路包括延遲控制信號(hào)輸出部和電壓控制延遲電路。延遲控制信號(hào)輸出部，根據(jù)上述給定的時(shí)鐘與來(lái)自電壓控制延遲電路的時(shí)鐘的相位差，輸出延遲控制信號(hào)。電壓控制延遲電路，僅按照來(lái)自延遲控制信號(hào)輸出部的延遲控制信號(hào)的延遲量，對(duì)給定的時(shí)鐘進(jìn)行延遲并輸出。模擬延遲電路中的延遲量，與電壓控制延遲電路中的延遲量相對(duì)應(yīng)。
在上述模擬均衡器中，通過(guò)以對(duì)應(yīng)于輸入信號(hào)的時(shí)鐘為基礎(chǔ)，輸出延遲控制信號(hào)，有可能使模擬延遲電路的延遲量與輸入信號(hào)的轉(zhuǎn)送率一致。另外，通過(guò)讓模擬延遲電路的延遲量與電壓控制振蕩電路中的延遲量相對(duì)應(yīng)，能夠容易地設(shè)定模擬延遲電路的延遲量。
優(yōu)選上述模擬均衡器進(jìn)一步具有匹配電路。匹配電路對(duì)輸入到混合器的信號(hào)，即輸入信號(hào)以及延遲信號(hào)的振幅進(jìn)行匹配。
在上述模擬均衡器中，能夠進(jìn)行不依賴(lài)輸入信號(hào)的振幅的均衡器的強(qiáng)度調(diào)整。
優(yōu)選上述模擬均衡器進(jìn)一步具有匹配電路。匹配電路對(duì)輸入到模擬延遲電路的信號(hào)的振幅與從模擬延遲電路輸出的信號(hào)的振幅進(jìn)行匹配。
在上述模擬均衡器中，在模擬延遲電路中的延遲量接近電壓控制振蕩電路(或者電壓控制延遲電路)中的延遲量。由此，能夠進(jìn)一步容易地進(jìn)行在模擬延遲電路中的延遲量的調(diào)整。
通過(guò)在保持輸入信號(hào)的振幅信息的情況下連續(xù)延遲，能夠容易地構(gòu)成均衡器。


圖1表示根據(jù)本發(fā)明第1實(shí)施方式的接收LSI的整體構(gòu)成框圖。
圖2表示在圖1所示的模擬均衡器9的內(nèi)部構(gòu)成框圖。
圖3表示在圖2所示的混合器11的內(nèi)部構(gòu)成電路圖。
圖4表示在圖2所示的模擬延遲電路12的內(nèi)部構(gòu)成框圖。
圖5表示在模擬均衡器9中輸入差動(dòng)信號(hào)DIN+、DIN-的變化波形圖。
圖6表示在本發(fā)明第2實(shí)施方式中的模擬均衡器9的內(nèi)部構(gòu)成框圖。
圖7表示在本發(fā)明第3實(shí)施方式中的模擬均衡器9的內(nèi)部構(gòu)成框圖。
圖8表示在本發(fā)明第4實(shí)施方式中的模擬均衡器9的內(nèi)部構(gòu)成框圖。
圖中1—接收LSI，2—接收電路，3—鎖相環(huán)PLL，4—相位檢測(cè)電路PD，5—充電泵CP，6—低通濾波器LPF，7—振蕩電路VCO，8—分頻器DIV，9—模擬均衡器，10—時(shí)鐘數(shù)據(jù)恢復(fù)電路CDR，11—混合，12—模擬延遲電路，13—延遲元件，14—放大器，
N1、N2、N3、N4…MOS晶體管，R…負(fù)載電阻，I、αI…電流源，RefClk…參考時(shí)鐘，DIN+、DIN-…輸入差動(dòng)信號(hào)，DDOUT+、DDOUT-、DDOUT1+、DDOUT1-…延遲差動(dòng)信號(hào)，DMOUT+、DMOUT-、DMOUT1+、DMOUT1-…混合差動(dòng)信號(hào)，DAIN+、DAIN-…放大輸入差動(dòng)信號(hào)。
具體實(shí)施例方式
以下，參照附圖詳細(xì)說(shuō)明本發(fā)明的實(shí)施方式。另外，在圖中相同或者相應(yīng)部分中采用相同符號(hào)，并不進(jìn)行重復(fù)說(shuō)明。
(第1實(shí)施方式)<接收LSI的整體構(gòu)成>
圖1表示根據(jù)本發(fā)明第1實(shí)施方式的接收LSI的整體構(gòu)成。該裝置具有鎖相環(huán)(PLL)3和接收電路2。
<PLL的內(nèi)部構(gòu)成>
鎖相環(huán)(PLL)3與以往的裝置具有相同的構(gòu)成，包括相位檢測(cè)電路(PD)4、充電泵(CP)5、低通濾波器(LPF)6、電壓控制振蕩電路(VCO)7和分頻器(DIV)8。振蕩電路(VCO)7包括連接為環(huán)狀的多個(gè)延遲元件。相位檢測(cè)電路(PD)4對(duì)參考時(shí)鐘Refclk和通過(guò)分頻器(DIV)8輸出的時(shí)鐘進(jìn)行比較，根據(jù)比較結(jié)果輸出誤差信號(hào)。充電泵(CP)5根據(jù)由相位檢測(cè)電路(PD)4輸出的誤差信號(hào)輸出電壓。低通濾波器(LPF)6除去由充電泵(CP)5輸出的電壓的高頻部分，作為延遲控制信號(hào)輸出。將該延遲控制信號(hào)供給到在振蕩電路(VCO)7中所包括的延遲元件(圖中沒(méi)有畫(huà)出)與在模擬均衡器9的內(nèi)部存在的模擬延遲電路12的延遲元件13(參照?qǐng)D3)中。振蕩電路(VCO)7的延遲元件，根據(jù)由低通濾波器(LPF)6輸出的延遲控制信號(hào)改變延遲量。由此，通過(guò)振蕩電路(VCO)7產(chǎn)生接收數(shù)據(jù)用的時(shí)鐘與系統(tǒng)時(shí)鐘。分頻器(DIV)8，對(duì)通過(guò)振蕩電路(VCO)7輸出的時(shí)鐘進(jìn)行分頻，將分頻后的時(shí)鐘輸出到相位檢測(cè)電路(PD)4中。
<接收電路2的內(nèi)部構(gòu)成>
接收電路2包括模擬均衡器9和時(shí)鐘數(shù)據(jù)恢復(fù)電路(CDR)10。模擬均衡器9根據(jù)由在鎖相環(huán)(PLL)3中所包括的低通濾波器(LPF)6輸出的延遲控制信號(hào)均衡接收信號(hào)。時(shí)鐘數(shù)據(jù)恢復(fù)電路(CDR)10根據(jù)來(lái)自模擬均衡器9的差動(dòng)信號(hào)捕獲數(shù)據(jù)。
<模擬均衡器9的內(nèi)部構(gòu)成>
圖2表示模擬均衡器9的內(nèi)部構(gòu)成。模擬均衡器9包括混合器11和模擬延遲電路12?；旌掀?1將輸入差動(dòng)信號(hào)DIN+、DIN-和來(lái)自模擬延遲電路12的延遲差動(dòng)信號(hào)DDOUT+、DDOUT-輸入，輸出混合這兩個(gè)差動(dòng)信號(hào)的混合差動(dòng)信號(hào)DMOUT+、DMOUT-。模擬延遲電路12，僅按照延遲控制信號(hào)的延遲量延遲來(lái)自混合器11的混合差動(dòng)信號(hào)DMOUT+、DMOUT-，并作為延遲差動(dòng)信號(hào)DDOUT+、DDOUT-輸出。
<混合器11的內(nèi)部構(gòu)成>
圖3表示混合器11的內(nèi)部構(gòu)成?；旌掀?1由在一般電阻負(fù)載的運(yùn)算放大器中追加另一對(duì)差動(dòng)輸入段構(gòu)成。混合器11包括MOS晶體管N1～N4、負(fù)載電阻R、和電流源I、αI。在MOS晶體管N1，N2的柵極上，供給輸入差動(dòng)信號(hào)DIN+、DIN-。在MOS晶體管N3，N4的柵極上，供給延遲差動(dòng)信號(hào)DDOUT-、DDOUT+。并且，根據(jù)兩對(duì)差動(dòng)信號(hào)DIN+、DIN-、以及DDOUT+、DDOUT-的電位差ΔVDIN(“VDIN+”-“VDIN-”)以及ΔVDDOUT(“VDDOUT+”-“VDDOUT-”)，輸出差動(dòng)輸出信號(hào)DMOUT+、DMOUT-。另外，通過(guò)改變電流源I、αI的電流比α，每個(gè)差動(dòng)輸入信號(hào)能夠調(diào)整供給到差動(dòng)輸出信號(hào)的強(qiáng)度。在該電路例中，輸入信號(hào)和輸出信號(hào)的關(guān)系容易表示為，“VDMOUT+”-“VDMOUT-”＝A×(ΔVDIN-α×ΔVDDOUT)。在此，A是混合器的增益，根據(jù)電流I、負(fù)載電阻R、以及MOS晶體管N1～N4的特性決定的值。
<模擬延遲電路12的內(nèi)部構(gòu)成>
圖4表示模擬延遲電路12的內(nèi)部構(gòu)成。模擬延遲電路12包括級(jí)聯(lián)連接的多段(這里為4段)延遲元件13。延遲元件13僅按照在鎖相環(huán)(PLL)3中包括的低通濾波器(LPF)6的延遲控制信號(hào)的延遲量延遲來(lái)自混合器11的混合差動(dòng)信號(hào)DMOUT+、DMOUT-。另外，延遲元件13具有與構(gòu)成在鎖相環(huán)(PLL)3中所包括的振蕩電路(VCO)7的延遲元件相同的特性。也就是說(shuō)，兩者的延遲元件(模擬延遲電路12的延遲元件13與振蕩電路(VCO)7的延遲元件)，對(duì)應(yīng)于延遲控制信號(hào)的延遲量相等。由此，模擬延遲電路12根據(jù)延遲控制信號(hào)能夠容易地設(shè)定延遲量。
<模擬均衡器9的動(dòng)作>
接下來(lái)，對(duì)在圖1所示的接收LSI中所包括的模擬均衡器9的動(dòng)作進(jìn)行說(shuō)明。
將通過(guò)晶體振蕩器(圖中沒(méi)有畫(huà)出)等生成的參考時(shí)鐘RefClk輸入到鎖相環(huán)(PLL)3(參照?qǐng)D1)中。參考時(shí)鐘RefClk對(duì)應(yīng)接收數(shù)據(jù)的數(shù)據(jù)率，是該數(shù)據(jù)率的幾分之一的時(shí)鐘。在鎖相環(huán)(PLL)3中，通過(guò)相位檢測(cè)電路(PD)4，充電泵(CP)5以及低通濾波器(LPF)6生成延遲控制信號(hào)，并輸出到振蕩電路(VCO)7中所包括的延遲元件(圖中沒(méi)有畫(huà)出)與模擬均衡器9中包括的模擬延遲電路12的延遲元件(參照?qǐng)D4)中。接著，振蕩電路(參照?qǐng)D1)產(chǎn)生接收延遲控制信號(hào)的數(shù)據(jù)接收用的時(shí)鐘與系統(tǒng)時(shí)鐘。
另一方面，在模擬均衡器9中所包括的混合器11(參照?qǐng)D2)中，將輸入差動(dòng)信號(hào)DIN+、DIN-輸入到每個(gè)MOS晶體管N1，N2中(參照?qǐng)D3)，輸出混合差動(dòng)信號(hào)DMOUT+、VDMOUT-。
在模擬延遲電路12中包括的延遲元件(參照?qǐng)D4)，接收由在鎖相環(huán)(PLL)3中包括的低通濾波器(LPF)6所輸出的延遲控制信號(hào)，輸出延遲由混合器11(參照?qǐng)D2)輸出的混合差動(dòng)信號(hào)DMOUT+、DMOUT-的延遲差動(dòng)信號(hào)DDOUT+、DDOUT-。此時(shí)，根據(jù)模擬延遲電路12(參照?qǐng)D2)的延遲量是表示輸入差動(dòng)信號(hào)DIN+、DIN的數(shù)據(jù)的最小單位。也就是說(shuō)，僅以電平的轉(zhuǎn)變(比如，從Low電平到High電平的切換)產(chǎn)生間隔(轉(zhuǎn)變和轉(zhuǎn)變的間隔)中的最小間隔量進(jìn)行延遲。在本實(shí)施方式中，數(shù)據(jù)的最小間隔是1比特，模擬延遲電路12的延遲量也是1比特。
將由模擬延遲電路12(參照?qǐng)D2)延遲的延遲差動(dòng)信號(hào)DDOUT+、DDOUT-輸入到混合器11的MOS晶體管N4、N3中(參照?qǐng)D3)。另外，將輸入差動(dòng)信號(hào)DIN+、DIN-輸入到各自的MOS晶體管N1、N2中(參照?qǐng)D3)。其結(jié)果，將輸入差動(dòng)信號(hào)DIN+與延遲差動(dòng)信號(hào)DDOUT-相加后作為混合差動(dòng)信號(hào)DMOUT+輸出，將輸入差動(dòng)信號(hào)DIN-與延遲差動(dòng)信號(hào)DDOUT+相加后作為混合差動(dòng)信號(hào)DMOUT-輸出。由此，通過(guò)在輸入差動(dòng)信號(hào)DIN+、DIN-中相加將輸入差動(dòng)信號(hào)DIN+、DIN-自身延遲1比特并進(jìn)一步反相后的信號(hào)(延遲差動(dòng)信號(hào)DDOUT-、DDOUT+)，輸出削除了在輸入差動(dòng)信號(hào)DIN+、DIN-前存在的振幅影響的信號(hào)(混合差動(dòng)信號(hào)DMOUT+、DMOUT-)。此時(shí)，在輸入差動(dòng)信號(hào)DIN+、DIN-的振幅((DIN+)-(DIN-))的極性與延遲差動(dòng)信號(hào)DDOUT+、DDOUT-的振幅((DDOUT+)-(DDOUT-))的極性一致時(shí)，從混合器11輸出的混合差動(dòng)信號(hào)DMOUT+與DMOUT-的振幅((DMOUT+)-(DMOUT-))比只將輸入差動(dòng)信號(hào)DIN+、DIN-輸入時(shí)的輸出振幅大，在輸入差動(dòng)信號(hào)DIN+、DIN-的極性與延遲差動(dòng)信號(hào)DDOUT+、DDOUT-的振幅的極性不一致時(shí)，從混合器11輸出的混合差動(dòng)信號(hào)DMOUT+與DMOUT-的振幅比只將輸入差動(dòng)信號(hào)DIN+、DIN-輸入時(shí)的輸出振幅小。
將通過(guò)混合器11(參照?qǐng)D2)混合的混合差動(dòng)信號(hào)DMOUT+與DMOUT-進(jìn)一步輸出到模擬延遲電路12(參照?qǐng)D2)以及時(shí)鐘數(shù)據(jù)恢復(fù)電路(CDR)10中。
<差動(dòng)信號(hào)的變化>
接下來(lái)，參照?qǐng)D5并對(duì)在上述的處理中輸入差動(dòng)信號(hào)DIN+、DIN-的變化的一個(gè)例子進(jìn)行說(shuō)明。
首先，混合器11將輸入差動(dòng)信號(hào)DIN+、DIN-(圖5(a))和來(lái)自延遲電路12的延遲差動(dòng)信號(hào)DDOUT+、DDOUT-(圖5(b))混合，輸出混合差動(dòng)信號(hào)DMOUT+、DMOUT-(圖5(c))。在此，對(duì)輸入差動(dòng)信號(hào)DIN+、DIN-不進(jìn)行上述處理時(shí)參照?qǐng)D5(c)與圖5(e)并比較。
圖5(e)表示不進(jìn)行上述處理時(shí)，將輸入差動(dòng)信號(hào)DIN+、DIN-的振幅放大到與通過(guò)混合器11輸出的混合差動(dòng)信號(hào)DMOUT+與DMOUT-具有相同振幅的圖。比較圖5(c)和圖5(e)，注意用黑圈圍住的部分，在不進(jìn)行上述處理的時(shí)候(圖5(e))振幅較低，另一方面，在進(jìn)行上述處理的時(shí)候，振幅明顯增大。進(jìn)一步，在將這些差動(dòng)信號(hào)(圖5(c)以及圖5(e))的振幅放大到CMOS電平(圖(d)以及圖(f))時(shí)，其差別變得更加明顯。后段的裝置(比如數(shù)字裝置等)，在輸入不進(jìn)行上述處理的差動(dòng)信號(hào)(圖5(f))時(shí)，不能檢測(cè)用黑圈圍住部分的振幅。另一方面，在輸入進(jìn)行上述處理的差動(dòng)信號(hào)(圖5(d))時(shí)，能夠檢測(cè)用黑圈圍住部分的振幅。
由此，能夠根據(jù)上述處理進(jìn)行均衡。
<效果>
如上所述，在模擬延遲電路12中所包括的延遲元件13，僅以來(lái)自鎖相環(huán)(PLL)3中包括的低通濾波器(LPF)6的延遲控制信號(hào)的延遲量延遲混合差動(dòng)信號(hào)DMOUT+與DMOUT-。在模擬延遲電路12中包括的延遲元件13具有與在鎖相環(huán)(PLL)3中包括的振蕩電路(VCO)7的延遲元件相同的特性。由此，能夠容易地設(shè)定在模擬延遲電路12中的延遲量，能夠?qū)崿F(xiàn)可一邊保持輸入差動(dòng)信號(hào)DIN+、DIN-的振幅信息一邊讓其連續(xù)延遲的IIR濾波器型(反饋型)的模擬均衡器9。
另外，由于能夠調(diào)整由電流源I、αI輸出的電流量I、αI，所以能夠調(diào)整輸入差動(dòng)信號(hào)DIN+、DIN-和延遲差動(dòng)信號(hào)DDOUT+，DDOUT-的混合比。由此，能夠調(diào)整由模擬延遲電路12輸出的延遲差動(dòng)信號(hào)DDOUT+、DDOUT-對(duì)輸入差動(dòng)信號(hào)DIN+、DIN-帶來(lái)的影響。
另外，參考時(shí)鐘RefClk一般是接收數(shù)據(jù)的數(shù)據(jù)率的幾分之一的時(shí)鐘。另外，數(shù)據(jù)率為預(yù)先按標(biāo)準(zhǔn)等設(shè)定。由此，能夠容易將參考時(shí)鐘RefClk設(shè)定成與數(shù)據(jù)率對(duì)應(yīng)。也就是說(shuō)，在模擬延遲電路12中，設(shè)定對(duì)應(yīng)于接收數(shù)據(jù)的數(shù)據(jù)率的延遲量是較容易的，即使數(shù)據(jù)率和延遲量之間的相位出現(xiàn)偏差，也可以象鎖相環(huán)(PLL)那樣對(duì)其相位差進(jìn)行補(bǔ)償。
另外，為了調(diào)整模擬延遲電路12的延遲量而利用鎖相環(huán)(PLL)3，能夠抑制電路規(guī)模。
還有，為了適應(yīng)各種數(shù)據(jù)率，可以考慮采用多個(gè)具有不同延遲元件13數(shù)量的模擬均衡器9?；蛘撸部梢钥紤]采用能改變延遲元件13數(shù)量的模擬均衡器9。這樣，能夠?qū)Ω鞣N數(shù)據(jù)率進(jìn)行均衡處理。
還有，在本實(shí)施方式中模擬均衡器9雖然由2個(gè)TAP構(gòu)成，通過(guò)增加混合器11的輸入節(jié)點(diǎn)并增加模擬延遲電路12的段數(shù)，也可以增加TAP數(shù)目。
還有，模擬延遲電路12的延遲元件13不具有與振蕩電路的延遲元件相同的特性也沒(méi)有關(guān)系。在本實(shí)施方式中，讓兩方所包括的延遲元件的特性相同是為了容易設(shè)定對(duì)應(yīng)于延遲控制信號(hào)的延遲量。也就是說(shuō)，只要知道延遲控制信號(hào)與延遲元件13的延遲量之間的關(guān)系即可。
還有，通過(guò)相加在模擬延遲電路12中輸入的混合差動(dòng)信號(hào)DMOUT+與DMOUT-的振幅與由模擬延遲電路12輸出的延遲差動(dòng)信號(hào)DDOUT+、DDOUT-的振幅，模擬延遲電路12的延遲量能夠進(jìn)一步接近在振蕩電路(VCO)7中所包括的延遲元件的延遲量。由此，能夠進(jìn)一步容易地設(shè)定在模擬延遲電路12中的延遲量。
還有，在混合器11中，也可以在延遲控制信號(hào)上加上偏移量。由此，能夠補(bǔ)償由于輸入差動(dòng)信號(hào)DIN+與延遲差動(dòng)信號(hào)DDOUT-的設(shè)置位置不同的相位差等。
還有，在此雖然示出了應(yīng)用PLL3的例子，在應(yīng)用DLL等的系統(tǒng)中也可以完成同樣的事情。接下來(lái)，參照?qǐng)D9并說(shuō)明有關(guān)應(yīng)用DLL的例子。DLL23包括相位檢測(cè)電路(PD)4、充電泵(CP)5、低通濾波器(LPF)6、和電壓控制型延遲電路(VCD)27。電壓控制型延遲電路(VCD)27包括如圖4所示的串聯(lián)連接的多個(gè)延遲元件。相位檢測(cè)電路(PD)4對(duì)參考時(shí)鐘RefClk與通過(guò)電壓控制型延遲電路(VCD)27輸出的時(shí)鐘進(jìn)行比較，根據(jù)比較結(jié)果輸出誤差信號(hào)。充電泵(CP)5以及低通濾波器(LPF)6與圖1所示元件相同。電壓控制型延遲電路(VCD)27的延遲元件根據(jù)由低通濾波器(LPF)6輸出的延遲控制信號(hào)改變延遲量。由此，通過(guò)電壓控制型延遲電路(VCD)27，根據(jù)參考時(shí)鐘RefClk生成數(shù)據(jù)接收用的時(shí)鐘與系統(tǒng)時(shí)鐘。在模擬延遲電路12中所包括的延遲元件13具有與在DLL23中所包括的電壓控制型延遲電路(VCD)27的延遲元件相同的特性。由此，能夠容易地設(shè)定在模擬延遲電路12中的延遲量。
還有，在本實(shí)施方式中，為了調(diào)整模擬延遲電路12的延遲量，雖然可以通過(guò)利用鎖相環(huán)(PLL)3來(lái)抑制電路規(guī)模，但也可以不利用鎖相環(huán)(PLL)3，而采用模擬均衡器專(zhuān)用的延遲調(diào)整部來(lái)調(diào)整延遲量。
(第2實(shí)施方式)<接收LSI的總體構(gòu)成>
根據(jù)本發(fā)明的第2實(shí)施方式接收LSI的總體構(gòu)成與第1實(shí)施方式相同，只是模擬均衡器9的內(nèi)部構(gòu)成與第1實(shí)施方式不同。
<模擬均衡器9的內(nèi)部構(gòu)成>
圖6表示在上述接收LSI中所包括的模擬均衡器9的內(nèi)部構(gòu)成。在圖6所示的模擬均衡器9具有在圖2所示的模擬均衡器9上追加的放大器14。放大器14為了使輸入差動(dòng)信號(hào)DIN+、DIN-的振幅和延遲差動(dòng)信號(hào)DDOUT+、DDOUT-的振幅相吻合，放大輸入差動(dòng)信號(hào)DIN+、DIN-的振幅并作為放大輸入差動(dòng)信號(hào)DAIN+、DAIN-輸出?；旌掀?1混合來(lái)自放大器14的放大輸入差動(dòng)信號(hào)DAIN+、DAIN-和來(lái)自延遲電路12的延遲差動(dòng)信號(hào)DDOUT+、DDOUT-并作為混合差動(dòng)信號(hào)DMOUT+、DMOUT-輸出。
<效果>
由此，由于在混合器11中輸入的差動(dòng)信號(hào)(放大輸入差動(dòng)信號(hào)DAIN+、DAIN-以及延遲差動(dòng)信號(hào)DDOUT+、DDOUT-)的振幅相等，所以能夠容易地調(diào)整這些混合比。也就是說(shuō)，能夠進(jìn)行均衡器的強(qiáng)度調(diào)整。
(第3實(shí)施方式)<接收LSI的總體構(gòu)成>
根據(jù)本發(fā)明的第3實(shí)施方式的接收LSI的總體構(gòu)成與圖1相同，只是模擬均衡器9的內(nèi)部構(gòu)成與圖1不同。詳細(xì)地說(shuō)，如果將根據(jù)第3實(shí)施方式的模擬均衡器9與第1實(shí)施方式進(jìn)行比較，那么混合器11以及延遲電路的配置不同。
<模擬均衡器9的內(nèi)部構(gòu)成>
接下來(lái)，圖7表示根據(jù)第3實(shí)施方式的模擬均衡器9的內(nèi)部構(gòu)成。
模擬均衡器9與第1實(shí)施方式相同，包括混合器11和模擬延遲電路12。各電路的配置表示如圖7所示的FIR濾波器型。
<模擬均衡器9的動(dòng)作>
接著對(duì)有關(guān)在圖7所示模擬均衡器9的動(dòng)作進(jìn)行說(shuō)明。
將由晶體振蕩器(圖中沒(méi)有畫(huà)出)等生成的參考時(shí)鐘RefClk輸入到鎖相環(huán)(PLL)3(參照?qǐng)D1)中。在鎖相環(huán)(PLL)3中，通過(guò)相位檢測(cè)電路(PD)4、充電泵(CP)5、和低通濾波器(LPF)6生成延遲控制信號(hào)，并輸出到在振蕩電路(VCO)7中所包括的延遲元件(圖中沒(méi)有畫(huà)出)和在模擬均衡器9中所包括的模擬延遲電路12(參照?qǐng)D7)的延遲元件中(參照?qǐng)D4)。接著，振蕩電路(參照?qǐng)D1)接收延遲控制信號(hào)，產(chǎn)生數(shù)據(jù)接收用的時(shí)鐘與系統(tǒng)時(shí)鐘。
另一方面，在模擬延遲電路12(參照?qǐng)D7)中所包括的延遲元件(參照?qǐng)D4)接收由在鎖相環(huán)(PLL)3中所包括的低通濾波器(LPF)6(參照?qǐng)D1)輸出的延遲控制信號(hào)，并延遲輸入差動(dòng)信號(hào)DIN+、DIN-，輸出延遲后的延遲差動(dòng)信號(hào)DDOUT1+、DDOUT1-。
將由模擬延遲電路12(參照?qǐng)D7)延遲的延遲差動(dòng)信號(hào)DDOUT1+、DDOUT1-輸入到混合器11的MOS晶體管N4、N3(參照?qǐng)D3)中。另外，將輸入差動(dòng)信號(hào)DIN+、DIN-輸入到各自的MOS晶體管N1、N2(參照?qǐng)D3)中。其結(jié)果，輸出差動(dòng)信號(hào)DIN+與延遲差動(dòng)信號(hào)DDOUT1+相加后作為混合差動(dòng)信號(hào)DMOUT1+輸出，輸入差動(dòng)信號(hào)DIN-與延遲差動(dòng)信號(hào)DDOUT-相加后作為混合差動(dòng)信號(hào)DMOUT1-輸出。此時(shí)，在輸入差動(dòng)信號(hào)DIN+、DIN-的振幅((DIN+)-(DIN-))的極性與延遲差動(dòng)信號(hào)DDOUT1+、DDOUT1-的振幅((DDOUT1+)-(DDOUT1-))的極性相同時(shí)，從混合器11輸出的混合差動(dòng)信號(hào)DMOUT1+、DMOUT1-的振幅((DMOUT1+)-(DMOUT1-))比只將輸入差動(dòng)信號(hào)DIN+、DIN-輸入時(shí)的輸出的振幅大；在輸入差動(dòng)信號(hào)DIN+、DIN-的振幅的極性與延遲差動(dòng)信號(hào)DDOUT1+、DDOUT1-的振幅的極性不相同時(shí)，從混合器11輸出的混合差動(dòng)信號(hào)DMOUT1+、DMOUT1-的振幅比只將輸入差動(dòng)信號(hào)DIN+、DIN-輸入時(shí)的輸出的振幅小。
將通過(guò)混合器11(參照?qǐng)D7)混合的延遲差動(dòng)信號(hào)DDOUT+、DDOUT-輸出到模擬延遲電路12(參照?qǐng)D7)的時(shí)鐘恢復(fù)電路(CDR)(參照?qǐng)D1)中。
<效果>
如上所述，在模擬延遲電路12中所包括的延遲元件，僅以對(duì)應(yīng)在鎖相環(huán)(PLL)3中包括的低通濾波器(LPF)所輸出的延遲控制信號(hào)的延遲量延遲輸入差動(dòng)信號(hào)DIN+、DIN-。在模擬延遲電路12中所包括的延遲元件具有與在鎖相環(huán)(PLL)3中所包括的振蕩電路(VCO)7的延遲元件相同的特性。這樣，能夠容易地設(shè)定在模擬延遲電路12中的延遲量。
(第4實(shí)施方式)<接收LSI的總體構(gòu)成>
根據(jù)本發(fā)明的第4實(shí)施方式的接收LSI的總體構(gòu)成與第3實(shí)施方式相同，只是模擬均衡器9的內(nèi)部構(gòu)成不同。
<模擬均衡器9的動(dòng)作>
圖8表示在上述接收LSI中所包括的模擬均衡器9的內(nèi)部構(gòu)成。圖8所示模擬均衡器9具備在圖7所示模擬均衡器9中追加的放大器14。放大器14，為了使輸入差動(dòng)信號(hào)DIN+、DIN-的振幅與來(lái)自模擬延遲電路12的延遲差動(dòng)信號(hào)DDOUT+、DDOUT-的振幅相吻合，而放大輸入差動(dòng)信號(hào)DIN+、DIN-的振幅并作為放大輸入差動(dòng)信號(hào)DAIN+、DAIN-輸出?；旌掀?1，混合來(lái)自放大器14的放大輸入差動(dòng)信號(hào)DAIN+、DAIN-與來(lái)自模擬延遲電路12的延遲差動(dòng)信號(hào)DDOUT1+、DDOUT1-并作為混合差動(dòng)信號(hào)DMOUT1+、DMOUT1-輸出。
<效果>
由此，由于在混合器11中所輸入的差動(dòng)信號(hào)(放大輸入差動(dòng)信號(hào)DAIN+、DAIN-以及延遲差動(dòng)信號(hào)DDOUT1+、DDOUT1-)的振幅相等，所以能夠容易地進(jìn)行這些混合比的調(diào)整。
(工業(yè)上的利用可能性)根據(jù)本發(fā)明的模擬均衡器，由于能夠容易地設(shè)定延遲量，所以在有關(guān)接收通過(guò)電纜傳送的電信號(hào)的裝置等中有用。
權(quán)利要求
1.一種模擬均衡器，包括混合器和模擬延遲電路，其特征在于，所述混合器，將輸入信號(hào)與來(lái)自所述模擬延遲電路的延遲信號(hào)混合，并作為混合信號(hào)輸出；所述模擬延遲電路，延遲來(lái)自所述混合器的混合信號(hào)并作為延遲信號(hào)輸出。
2.一種模擬均衡器，其特征在于，包括模擬延遲電路，其延遲輸入信號(hào)并作為延遲信號(hào)輸出；和混合器，其將所述輸入信號(hào)和來(lái)自所述模擬延遲電路的延遲信號(hào)混合。
3.根據(jù)權(quán)利要求1或2所述的模擬均衡器，其特征在于，進(jìn)一步具有延遲控制部，其控制在所述模擬延遲電路中的延遲量。
4.根據(jù)權(quán)利要求3所述的模擬均衡器，其特征在于，所述延遲控制部，根據(jù)給定時(shí)鐘，輸出延遲控制信號(hào)；所述模擬延遲電路，根據(jù)來(lái)自所述延遲控制部的延遲控制信號(hào)，控制延遲量。
5.根據(jù)權(quán)利要求4所述的模擬均衡器，其特征在于，所述延遲控制部包括PLL電路；所述PLL電路，包括延遲控制信號(hào)輸出部和電壓控制振蕩電路；所述延遲控制信號(hào)輸出部，根據(jù)所述給定時(shí)鐘與來(lái)自所述電壓控制振蕩電路的時(shí)鐘的頻率差或者相位差，輸出所述延遲控制信號(hào)；所述電壓控制振蕩電路，通過(guò)根據(jù)來(lái)自所述延遲控制信號(hào)輸出部的延遲控制信號(hào)調(diào)整延遲量，輸出時(shí)鐘；所述模擬延遲電路中的延遲量，與所述電壓控制振蕩電路中的延遲量相對(duì)應(yīng)。
6.根據(jù)權(quán)利要求4所述的模擬均衡器，其特征在于，所述延遲控制部包括DLL電路；所述DLL電路包括延遲控制信號(hào)輸出部和電壓控制延遲電路；所述延遲控制信號(hào)輸出部，根據(jù)所述給定的時(shí)鐘與來(lái)自所述電壓控制延遲電路的時(shí)鐘的相位差，輸出所述延遲控制信號(hào)；所述電壓控制延遲電路，僅按照來(lái)自所述延遲控制信號(hào)輸出部的延遲控制信號(hào)的延遲量，對(duì)所述給定的時(shí)鐘進(jìn)行延遲并輸出；所述模擬延遲電路中的延遲量，與所述電壓控制延遲電路中的延遲量相對(duì)應(yīng)。
7.根據(jù)權(quán)利要求1或2所述的模擬均衡器，其特征在于，進(jìn)一步具有匹配電路，其對(duì)輸入到所述混合器的信號(hào)，即所述輸入信號(hào)以及所述延遲信號(hào)的振幅進(jìn)行匹配。
8.根據(jù)權(quán)利要求5所述的模擬均衡器，其特征在于，進(jìn)一步具有匹配電路，其對(duì)輸入到所述模擬延遲電路的信號(hào)的振幅與從所述模擬延遲電路輸出的信號(hào)的振幅進(jìn)行匹配。
9.根據(jù)權(quán)利要求6所述的模擬均衡器，其特征在于，進(jìn)一步具有匹配電路，其對(duì)輸入到所述模擬延遲電路的信號(hào)的振幅與從所述模擬延遲電路輸出的信號(hào)的振幅進(jìn)行匹配。
全文摘要
模擬均衡器(9)包括混合(11)和模擬延遲電路(12)?；旌?11)混合輸入差動(dòng)信號(hào)(DIN+、DIN－)和來(lái)自模擬延遲電路(12)的延遲差動(dòng)信號(hào)(DDOUT+、DDOUT－)并作為混合差動(dòng)信號(hào)(DMOUT+、DMOUT－)輸出。這樣，可以實(shí)現(xiàn)在保持輸入差動(dòng)信號(hào)(DIN+、DIN－)的振幅信息的情況下能連續(xù)延遲的IIR濾波型、即反饋型的模擬均衡器(9)。因此能容易形成均衡器。
文檔編號(hào)H03L7/081GK1601917SQ200410011878
公開(kāi)日2005年3月30日 申請(qǐng)日期2004年9月24日 優(yōu)先權(quán)日2003年9月26日
發(fā)明者平田貴士, 巖田徹, 武田憲明 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社