專利名稱：改進(jìn)的相位/頻率檢測器和鎖相環(huán)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于相位和頻率檢測器(PFD)的周波滑移檢測器以及用于鎖相環(huán)路(PLL)電路的鎖定檢測器。
背景技術(shù)：
鎖相環(huán)路(PLL)為公知的電路，該電路用于將局部發(fā)生的信號(如時(shí)鐘信號)鎖定成外部或基準(zhǔn)信號。該電路可用于電訊接收器設(shè)備或者數(shù)字音頻設(shè)備中，其中這些設(shè)備接收基準(zhǔn)信號，并需要產(chǎn)生局部時(shí)鐘信號，該信號的頻率和相位與接收到的基準(zhǔn)信號(作為鎖定的條件)有關(guān)，從而正確地接收到傳來的信息信號。圖1示出了PLL的示意結(jié)構(gòu)，該P(yáng)LL包括在反饋環(huán)路中的相位和頻率檢測器(PFD)、電荷泵(CP)、環(huán)路濾波器(LF)和振蕩器(VCO)。該檢測器(PFD)檢測振蕩器(VCO)輸出的信號(派生的時(shí)鐘信號)與基準(zhǔn)信號(基準(zhǔn)時(shí)鐘信號)之間的頻率或相位差。該檢測器輸出與兩個(gè)輸入信號之間的頻率和相位差成正比的誤差信號，隨后控制振蕩器的頻率輸出。該反饋環(huán)路使產(chǎn)生的信號在頻率上朝基準(zhǔn)信號上匯合。在某些實(shí)施方案中，或者是來自VCO的發(fā)出時(shí)鐘信號，或者是系統(tǒng)基準(zhǔn)時(shí)鐘信號，或者兩者都有，可在頻率上分開，從而以固定的頻率比把產(chǎn)生的時(shí)鐘信號提供到系統(tǒng)基準(zhǔn)時(shí)鐘信號上。
相位和頻率檢測器(PFD)也是公知的電路，該電路的一個(gè)實(shí)例在圖2a中示出。該P(yáng)FD發(fā)出兩個(gè)輸出(UP和DOWN)，該輸出用于控制驅(qū)動(dòng)環(huán)路濾波器的電荷泵或類似控制器，而電荷泵或類似控制器隨后控制加在VCO輸入上的誤差電壓，從而控制VCO輸出頻率。一個(gè)簡單的PFD通常包括兩個(gè)觸發(fā)器電路L1和L2以及一個(gè)NAND門N。取首先上升的基準(zhǔn)信號的上升時(shí)鐘沿，觸發(fā)器L1將首先閉鎖，從而基準(zhǔn)電壓，通常是電壓干線VCC之一將在Q處輸出，并因此也在UP輸出端輸出。在這之后，對應(yīng)的來自振蕩器信號或派生時(shí)鐘信號的時(shí)鐘沿對觸發(fā)器L2進(jìn)行閉鎖，以在輸出端Q提供VCC(DOWN信號)。該信號與L1的VCC輸出端Q一起觸發(fā)NAND門N，以對兩個(gè)觸發(fā)器L1和L2重新設(shè)置(reset)，這樣它們的輸出端Q保持接地或0V，直到它們的輸入中出現(xiàn)下一個(gè)上升時(shí)鐘沿。在圖2b中可看出UP和DOWN信號的波形。DOWN輸出的間隔很短，并與經(jīng)過NAND門N和觸發(fā)器L1、L2的重新設(shè)置電路的傳播時(shí)間有關(guān)。然而，UP輸出的間隔與基準(zhǔn)信號和派生信號的上升沿之間的時(shí)間差有關(guān)。該時(shí)間差越大，UP輸出脈沖的間隔就越長。同樣地，如果派生信號引導(dǎo)基準(zhǔn)信號，則輸出脈沖將出現(xiàn)在DOWN輸出上，該輸出與引導(dǎo)量成正比。UP和DOWN輸出提供到如電荷泵的控制器上，該控制器根據(jù)引導(dǎo)的信號不同，在環(huán)路濾波器中產(chǎn)生增加或減少的輸出電壓，隨后適當(dāng)?shù)匾绰晕⒃黾右礈p少VCO的輸出頻率。
只要基準(zhǔn)和派生時(shí)鐘之間的相差保持在小于2π，輸出脈沖間隔就與相差成正比，同時(shí)PFD稱為相位檢測模式。當(dāng)基準(zhǔn)和派生的時(shí)鐘相差超過2π相差時(shí)，PFD的操作在質(zhì)量上不同。圖3A示出了當(dāng)兩個(gè)信號之間的相差累積超過2π時(shí)發(fā)生的情況。在示出的情況中，派生的時(shí)鐘(DER)波形在頻率上略微低于基準(zhǔn)時(shí)鐘(REF)波形。開始時(shí)(脈沖0)，DER引導(dǎo)REF，同時(shí)UP信號的間隔(脈沖1)由經(jīng)過NAND門N和觸發(fā)器L1的傳播延遲所限定。在脈沖1，相差很小，于是UP脈沖的間隔也很小。當(dāng)相差增加時(shí)，由于DER的上升沿剛好及時(shí)出現(xiàn)來對UP脈沖重新設(shè)置，因此UP信號延長(脈沖2、脈沖3)，直到延長超過幾乎整個(gè)周波(脈沖4)。在下一個(gè)周波附近(脈沖5)，在REF的第二上升沿沒有出現(xiàn)DER的上升沿，從而UP保持高電平，并只在DER上升時(shí)重新設(shè)置，該重新設(shè)置可在REF的該第二上升沿出現(xiàn)后立刻發(fā)生。UP然后在幾乎整個(gè)REF周波上保持低電平，直到REF的下一個(gè)上升沿產(chǎn)生脈沖6。該脈沖6與脈沖2類似，仍然非常窄。對于該實(shí)例，利用固定的頻率差，事件鏈(chain of events)將重復(fù)。這樣，雖然DER和REF之間的相差單調(diào)增加，但UP脈沖的占空比具有鋸齒形狀，大約每2π間斷一次。
如果REF逐漸使DER滯后，則DOWN脈沖將出現(xiàn)類似特征。這可通過圖3b所示PFD的PFD轉(zhuǎn)換特征以圖形示出。該P(yáng)FD特征清晰地示出了在多個(gè)2π的一系列不間斷分布，其中輸出周波重復(fù)地向上傾斜到最大值，然后突然降至零。
在完整的PLL的PFD操作過程中，如圖3a所示，由于DER相對于REF(或者相反)滑移，則在鎖定過程中，當(dāng)UP或DOWN脈沖的寬度突然降低時(shí)可以看到該滑移。在加到隨后環(huán)路濾波器上刺激的間斷使環(huán)路濾波器輸出電壓，即VCO控制電壓信號的斜坡上產(chǎn)生間斷。一般地說，當(dāng)這些周波滑移出現(xiàn)時(shí)，環(huán)路濾波器的動(dòng)態(tài)特性在斜坡極性中呈現(xiàn)變化，這在圖3c所示的模擬特性中已經(jīng)示出，其中圖3c示出了當(dāng)周波滑移出現(xiàn)時(shí)的VCO控制電壓，在波形的凹谷為周波滑移的象征。當(dāng)周波滑移出現(xiàn)時(shí)，PLL的動(dòng)態(tài)特性為非線性，同時(shí)該特性可偏離線性控制理論規(guī)定的那些特性，通常導(dǎo)致鎖定時(shí)間增加。
通過檢測周波滑移，該VCO控制電壓可進(jìn)行調(diào)節(jié)或“修正”到避免出現(xiàn)間斷或使間斷最小化，這樣改進(jìn)了PLL的鎖定時(shí)間。在US6265902、US6466058、US6256362和US2002/0126787中描述了被稱為周波滑移補(bǔ)償電路的各種周波滑移檢測器和控制電壓修正電路。
在US6265902中，PFD連接到兩個(gè)周波滑移檢測器和修正電路上，其中每個(gè)電路均包括與邏輯電路一起的沿觸發(fā)計(jì)數(shù)器，其中當(dāng)檢測到相應(yīng)的周波滑移時(shí)，該邏輯電路加到UP或DOWN輸出信號上。如果當(dāng)接收到下一個(gè)基準(zhǔn)(或派生)信號沿而UP(或DOWN)信號仍然維持時(shí)，可得到上述效果。計(jì)數(shù)器輸出修正信號，該信號與相應(yīng)的UP或DOWN輸出結(jié)合(通過或(OR)操作)。修正信號的間隔由負(fù)載值來確定，計(jì)數(shù)器作為輸入接收該值。
在US6256362中，更復(fù)雜的PFD與周波滑移檢測器一起使用，該周波滑移檢測器包括結(jié)合有周波滑移計(jì)數(shù)器電路的閉鎖和邏輯電路，該電路發(fā)出“修正的”UP2和DOWN2輸出信號。
在US2002/0126787中，PFD在其重新設(shè)置電路中包括一個(gè)延遲元件36，從而提供最小值的UP或DOWN輸出脈沖，以輔助PFD和隨后的電荷泵的線性操作。由于在派生或產(chǎn)生的時(shí)鐘信號可由系統(tǒng)的其他部分可靠地使用而PLL必須處于操作的穩(wěn)定模式，鎖定檢測因此是有用的，該鎖定檢測即產(chǎn)生邏輯信號以標(biāo)記環(huán)路及其輸出頻率已經(jīng)穩(wěn)定。另外，PLL鎖定時(shí)間可通過具有快速鎖定模式和慢速模式而減少，其中快速模式(即寬的環(huán)路帶寬)在PLL正在鎖定時(shí)使用，而慢速模式(即窄的環(huán)路帶寬)在PLL鎖定后使用。
一些鎖定檢測器與復(fù)雜的狀態(tài)機(jī)結(jié)合工作，來檢測周波滑移，以確定鎖定狀態(tài)，而不是PFD操作的線性/非線性模式。然而，復(fù)雜狀態(tài)機(jī)可明顯地增加成本。該實(shí)施方案的實(shí)例在US6256362中公開。同樣地，US6466058采用了與輸入信號存在檢測器并聯(lián)的周波滑移檢測器。
其他類型的鎖定檢測器利用了UP和DOWN信號的相位校準(zhǔn)，這方面內(nèi)容在US6404240中得到披露。然而，當(dāng)系統(tǒng)鎖定時(shí)，可根據(jù)模擬電路的操作狀態(tài)來進(jìn)行UP和DOWN信號的相對調(diào)整。例如，在PLL中的偏移可在PLL輸入上增加明顯的相位偏移，即使環(huán)路充分地被頻率鎖定。

發(fā)明內(nèi)容
本發(fā)明提供一種周波滑移檢測器電路，其中該電路可與其他電路部件結(jié)合在一起，從而提供用于鎖相環(huán)路的鎖定檢測電路；本發(fā)明還提供一種用于相位和頻率檢測器和/或鎖相環(huán)路的頻率或相位檢測模式指示器。
該周波滑移檢測器是這樣操作的，即通過確定來自PFD的引導(dǎo)PLL控制信號(UP或DOWN)是否與相應(yīng)的輸入信號(圖2a中的基準(zhǔn)時(shí)鐘信號或派生時(shí)鐘信號)吻合。也就是說，如果當(dāng)在下一個(gè)基準(zhǔn)信號的上升沿時(shí)，比如引導(dǎo)基準(zhǔn)時(shí)鐘信號的PFD輸出信號仍然保持，則在基準(zhǔn)信號輸入和其他輸入信號(例如派生信號)之間存在周波滑移。換句話說，兩個(gè)基準(zhǔn)信號上升沿出現(xiàn)在派生信號上升沿。這是由于來自PFD的輸出“引導(dǎo)”信號表面在基準(zhǔn)信號輸入周波中已經(jīng)出現(xiàn)了預(yù)定點(diǎn)，例如時(shí)鐘信號的引導(dǎo)正或上升沿。當(dāng)在派生信號輸入周波中的相同點(diǎn)保持，則來自PFD的對應(yīng)輸出信號設(shè)計(jì)成與基準(zhǔn)信號對應(yīng)的引導(dǎo)輸出信號結(jié)合，對PFD重新設(shè)置，從而兩個(gè)輸出信號返回到“關(guān)”或零。這樣，如果沒有周波滑移條件，當(dāng)相應(yīng)輸入信號的下一個(gè)上升沿出現(xiàn)以及周波滑移沒有被指示時(shí)，第一或“引導(dǎo)”輸出將不保持或者存在。然而，如果沒有通過其他引導(dǎo)信號而重新設(shè)置引導(dǎo)信號，則當(dāng)相應(yīng)輸入信號的下一個(gè)上升沿出現(xiàn)以及同時(shí)周波滑移被指示時(shí)，該輸出將仍然存在。也就是說，如果“引導(dǎo)”或PFD輸出信號與下一個(gè)輸入信號周波指示(例如下一個(gè)上升時(shí)鐘信號沿)吻合時(shí)，則周波滑移已經(jīng)出現(xiàn)。然而，申請人已經(jīng)認(rèn)識到，在實(shí)際的實(shí)施中，存在著下面情況中的一個(gè)或結(jié)合。1)當(dāng)PFD輸出信號保持并因此不正確地記錄周波滑移時(shí)，在PFD中非?？焖俚拈]鎖裝置或電路，把在其相應(yīng)輸入信號中的上升沿立即轉(zhuǎn)化成PLL控制輸出信號(UP或DOWN)，從而的周波滑移閉鎖裝置或電路可能仍然記錄輸入信號沿，其中周波滑移閉鎖裝置或電路用于確定相應(yīng)輸出信號是否與相應(yīng)輸入信號吻合。2)可選擇地或可附加的周波滑移閉鎖或電路可相對慢速地記錄輸入時(shí)鐘信號沿，從而利用具有相對較慢速的PFD閉鎖裝置或電路，當(dāng)PFD輸出信號保持并該信號本身由相同輸入時(shí)鐘沿觸發(fā)時(shí)，周波滑移閉鎖裝置仍然記錄輸入時(shí)鐘信號沿。
一般地說，本發(fā)明提供這樣的一種周波滑移檢測器，該檢測器具有包括連接到相應(yīng)輸入信號的第一和第二閉鎖裝置的PFD，其中的輸入信號例如為基準(zhǔn)時(shí)鐘信號和派生時(shí)鐘信號。當(dāng)檢測到這些閉鎖裝置相應(yīng)輸入信號波形的如上升沿的預(yù)定部分時(shí)，這些閉鎖裝置每個(gè)均保持輸出信號。PFD還包括重新設(shè)置裝置，該裝置包括如AND或NAND門的組合邏輯元件，當(dāng)兩個(gè)輸出信號保持時(shí)，該邏輯元件對兩個(gè)閉鎖裝置重新設(shè)置。該周波滑移檢測器此外還具有兩個(gè)周波滑移閉鎖裝置，這兩個(gè)閉鎖裝置連接到相應(yīng)的PFD輸出端和相應(yīng)的PFD輸入信號。相應(yīng)的PFD輸出信號由前面的相應(yīng)PFD輸入信號波形(例如，先前上升時(shí)鐘信號沿)的相同預(yù)定部分觸發(fā)，只有當(dāng)該相應(yīng)PFD輸出信號仍然保持時(shí)，當(dāng)檢測到這些閉鎖裝置的相應(yīng)PFD輸入信號波形時(shí)，每個(gè)閉鎖裝置保持相應(yīng)周波滑移輸出信號。如果在這些相應(yīng)輸入信號波形的預(yù)定部分之間的間隔中，相應(yīng)PFD輸出信號已經(jīng)重新設(shè)置，則周波滑移不保持，或者如果已經(jīng)從先前的過程中保持，則真正脫離保持?！氨３帧钡暮x是指對本領(lǐng)域中已知的任何轉(zhuǎn)換及其邏輯極性的記時(shí)。
在相應(yīng)PFD輸入信號波形的每個(gè)預(yù)定部分，周波滑移閉鎖裝置響應(yīng)相應(yīng)PFD輸出信號的狀態(tài)，其中PFD輸出信號由先前的相應(yīng)PFD輸入信號波形的預(yù)定部分來觸發(fā)。為了避免周波滑移閉鎖裝置在相應(yīng)PFD輸入信號波形的任何預(yù)定部分來響應(yīng)相應(yīng)PFD輸出信號的狀態(tài)，其中PFD輸出信號由相應(yīng)PFD輸入信號波形的相同預(yù)定部分來觸發(fā)，操作延遲裝置以在PFD輸入信號波形的保持和檢測之間提供預(yù)定的延遲時(shí)間，其中的檢測是通過由所述輸入波形部分觸發(fā)的相應(yīng)PFD輸出的相應(yīng)周波滑移閉鎖裝置來進(jìn)行的。在一個(gè)實(shí)施例中，通過在每個(gè)周波滑移閉鎖裝置PFD輸入和它們相應(yīng)的PFD輸出之間添加一個(gè)延遲元件來實(shí)現(xiàn)上述方面。該延遲元件可以一個(gè)或多個(gè)單一裝置來實(shí)施，該單一裝置例如為倒相器或OR門。可選擇的是，可需要更復(fù)雜但更精確的延遲，例如包括通過精確的電流源對電容器的充電，或者其他非常熟知的延遲裝置。
這種設(shè)計(jì)利用了高速PFD閉鎖裝置，如NOR門對，同時(shí)通過避免錯(cuò)誤的周波滑移指示而仍然維持周波滑移的正確操作，這種錯(cuò)誤操作是由于利用PFD閉鎖裝置的快速閉鎖和/或利用周波滑移閉鎖裝置的慢速閉鎖而產(chǎn)生的。由于需要的電路部件數(shù)量降低，同時(shí)在較少數(shù)量信號通道裝置方面具有簡單的電路設(shè)計(jì)，因此在該電路上的整個(gè)傳播延遲減少，同時(shí)與現(xiàn)有技術(shù)的設(shè)計(jì)相比，電路在非常高頻率下進(jìn)行操作。由于具有減少的部件數(shù)量和減少的連接復(fù)雜性，該設(shè)計(jì)還具有價(jià)格上的優(yōu)勢。
特別是在一個(gè)方面中，本發(fā)明提供了根據(jù)權(quán)利要求1的周波滑移檢測器。
周波滑移檢測器設(shè)計(jì)還包括PFD和周波滑移閉鎖裝置的組合，其中內(nèi)部電路結(jié)構(gòu)設(shè)計(jì)成，根據(jù)特定的輸入信號事件(如上升沿)，在對應(yīng)于該事件的PFD輸出信號保持之前，周波滑移閉鎖裝置始終重新設(shè)置。這就避免了對離散延遲部件的需要。例如，預(yù)定延遲可包含在閉鎖裝置中。
特別是另一個(gè)方面中，本發(fā)明提供了周波滑移檢測器電路，該電路包括具有第一和第二信號輸入端的相位和頻率檢測器電路，并設(shè)計(jì)成為分別響應(yīng)第一和第二輸入信號而提供第一和第二PLL控制信號輸出；該電路還包括通過確定延遲的輸出信號與相應(yīng)輸入信號吻合的時(shí)刻，來確定在所述輸入信號之間的周波滑移的裝置。
所述確定裝置包括用于對接收到的輸出信號進(jìn)行延遲的裝置，以及如果當(dāng)下一個(gè)波形沿由相應(yīng)輸入信號保持時(shí)，對所述延遲的輸出信號進(jìn)行保持則指示周波滑移的裝置。
最好是，周波滑移指示裝置包括閉鎖裝置，如觸發(fā)器。
最好是，確定裝置包括連接在來自PFD的每個(gè)輸出信號和相應(yīng)閉鎖裝置的輸入端之間的延遲元件，通過相應(yīng)的輸入信號對該元件鎖定。
最好是，輸出信號延遲時(shí)間小于輸入信號周期的剩余部分，而該部分小于相位和頻率檢測器的重新設(shè)置時(shí)間。
在另一方面，提供一種確定在鎖相環(huán)路中的周波滑移的方法，其中鎖相環(huán)路包括具有第一和第二信號輸入端的相位和頻率檢測器，并用于分別響應(yīng)第一和第二輸入信號中的時(shí)鐘信號沿而提供第一和第二PLL控制信號輸出；該方法包括通過確定延遲的所述輸出信號與相應(yīng)輸入信號吻合的時(shí)刻，確定所述輸入信號之間的周波滑移。
最好是，該確定步驟包括對接收到的輸出信號進(jìn)行延遲，如果當(dāng)下一個(gè)波形沿由相應(yīng)輸入信號而保持時(shí)，所述延遲的輸出信號被保持，則指示周波滑移。
在另一方面，提供一種使用包括延遲裝置的電路的方法，其中該延遲裝置連接到閉鎖電路的輸入端上，從而提供周波滑移檢測器，該方法包括提供一種相位和頻率檢測器電路，該電路具有第一和第二信號輸入端，并用于分別響應(yīng)第一和第二輸入信號中的時(shí)鐘信號沿而提供第一和第二PLL控制信號輸出；把延遲裝置的輸入連接到PLL控制信號輸出上，并把相應(yīng)的輸入信號連接到閉鎖裝置的計(jì)時(shí)輸入上，從而閉鎖裝置的輸出指示有周波滑移。
一般地說，在另一個(gè)方面，本發(fā)明還提供一種鎖相環(huán)路指示器。通過把周波滑移檢測器電路與計(jì)時(shí)器電路結(jié)合，當(dāng)對于預(yù)定時(shí)間還沒有指示有周波滑移時(shí)，可指示在PLL中的鎖定條件。周波滑移表明兩個(gè)輸入信號具有不同的頻率，或者具有大于2π的累積相差。
最好是，采用的周波滑移檢測器是由上述本發(fā)明第一方面提供的那種。然而，也可替代地采用包括上面描述的那些現(xiàn)有技術(shù)設(shè)計(jì)的其他周波滑移檢測器。
特別是，本發(fā)明的第二方面提供一種鎖相環(huán)路檢測器，該檢測器包括周波滑移檢測器電路，該電路包括具有第一和第二信號輸入的相位和頻率檢測器電路，并設(shè)計(jì)成分別響應(yīng)第一和第二輸入信號的波形沿而提供第一和第二PLL控制信號輸出；通過確定延遲的輸出信號與相應(yīng)輸入信號吻合的時(shí)刻，來確定所述輸入信號之間的確定周波滑移的裝置；以及指示當(dāng)周波滑移在預(yù)定時(shí)間沒有保持時(shí)進(jìn)行指示的裝置。
在另一方面，本發(fā)明提供一種鎖相環(huán)路檢測器，該檢測器包括周波滑移檢測器電路，該電路包括具有第一和第二信號輸入端的相位和頻率檢測器電路，并設(shè)計(jì)成分別響應(yīng)第一和第二輸入信號中的波形沿而提供第一和第二PLL控制信號輸出；
用于確定在所述輸入信號之間的周波滑移的裝置；以及指示當(dāng)周波滑移在預(yù)定時(shí)間沒有保持時(shí)進(jìn)行時(shí)鐘指示的裝置。
在另一方面，提供一種確定鎖相環(huán)路中的鎖定的方法，其中鎖相環(huán)路具有相位和頻率檢測器，該方法包括根據(jù)下面在鎖相環(huán)路中確定周波滑移的方法來確定周波滑移，其中鎖相環(huán)路包括具有第一和第二信號輸入端的相位和頻率檢測器，并用于分別響應(yīng)第一和第二輸入信號中的時(shí)鐘信號沿而提供第一和第二PLL控制信號輸出；該方法包括通過確定延遲的所述輸出信號與相應(yīng)輸入信號吻合的時(shí)刻，來確定所述輸入信號之間的周波滑移；以及周波滑移在預(yù)定的時(shí)間沒有保持時(shí)，指示鎖定。
一般地說，在另一方面，本發(fā)明提供用于鎖相環(huán)路的相位或頻率模式指示器。通過利用周波滑移指示信號表明PLL沒有處于相位檢測模式的事實(shí)，該指示器與鎖相環(huán)路指示器以類似方式操作。
在另一方面，提供一種用于鎖相環(huán)路的相位或頻率模式指示器，其中鎖相環(huán)路具有包括第一和第二信號輸入端的相位和頻率檢測器，并用于分別響應(yīng)第一和第二輸入信號中的時(shí)鐘信號沿而提供第一和第二PLL控制信號輸出；第一和第二周波滑移檢測器電路包括通過確定延遲的輸出信號與相應(yīng)輸入信號吻合的時(shí)刻來確定所述輸入信號之間周波滑移的裝置；把來自第一和第二周波滑移檢測器電路的輸出作為輸入的組合邏輯裝置，如邏輯OR裝置；以及連接到組合邏輯裝置的輸出端上，并用于指示當(dāng)所述輸出在預(yù)定時(shí)間沒有保持時(shí)的相位檢測模式的計(jì)時(shí)器裝置。


現(xiàn)在僅借助于實(shí)例，詳細(xì)參照下面的附圖來描述本發(fā)明的實(shí)施例，其中的實(shí)例并不作為限制，其中圖1為鎖相環(huán)路(PLL)的示意圖；
圖2a示出了相位和頻率檢測器(PFD)電路；圖2b示出了來自圖2a的PFD的基準(zhǔn)、派生、UP和DOWN信號的波形；圖3a示出了圖2電路中信號的計(jì)時(shí)圖；圖3b示出了圖2電路的傳輸特征；圖3c示出了當(dāng)發(fā)生周波滑移時(shí)VCO控制電壓和周波滑移檢測器輸出；圖4為一個(gè)實(shí)施例的電路圖；圖5為示出了在圖4電路中信號的計(jì)時(shí)圖；圖6示出了用于圖4的PFD閉鎖裝置的電路設(shè)計(jì)，以及圖7a-7f示出了對應(yīng)于本發(fā)明各個(gè)實(shí)施例的不同應(yīng)用的各種電路組合。
具體實(shí)施例方式
圖4示出了根據(jù)一個(gè)實(shí)施例的PLL鎖定檢測器1，該鎖定檢測器1包括周波滑移檢測器2和記時(shí)器電路5。周波滑移檢測器2包括相位及頻率檢測器(PFD)和與非門(NAND)3，其中相位及頻率檢測器具有兩個(gè)輸入端或PFD閉鎖裝置F1和F2，這兩個(gè)輸入端或PFD鎖定裝置F1和F2分別連接到基準(zhǔn)時(shí)鐘信號(REF)和如壓控振蕩器(VCO)輸出的派生時(shí)鐘信號(DER)。輸入閉鎖F1和F2的輸出端分別連接到UP和DOWN周波滑移檢測器電路(CSD(U)和CSD(D))，這些電路均包括延遲元件D1或D2及輸出端或周波滑移閉鎖裝置F3或F4。每個(gè)輸出閉鎖F3和F4的CK輸入端連接到相應(yīng)的時(shí)鐘輸入端(基準(zhǔn)或相應(yīng)派生的)。
基準(zhǔn)時(shí)鐘連接到PFD閉鎖F1的CK輸入端上，同時(shí)派生的時(shí)鐘輸入端連接到另一個(gè)PFD閉鎖F2的CK輸入端上。這些閉鎖F1和F2的D輸入端連接到如正相電源電壓Vcc的基準(zhǔn)電壓上。PFD閉鎖F1和F2的輸出端分別提供PFD的UP和DOWN信號，同時(shí)也連接到NAND門3的輸入端上。NAND門3的輸出端連接到兩個(gè)輸入端或PFD閉鎖F1和F2的重新設(shè)置(RB)輸入端上。這樣，當(dāng)來自每個(gè)時(shí)鐘輸入信號的上升沿來到時(shí)，相應(yīng)的閉鎖F1或F2在輸出Q處維持基準(zhǔn)電壓VCC。當(dāng)輸入閉鎖F1和F2的輸出均轉(zhuǎn)向VCC時(shí)，NAND門3關(guān)閉，這樣就依次對兩個(gè)輸入閉鎖F1和F2重新設(shè)定，從而它們的輸出Q回復(fù)到0V或接地，直到來自相應(yīng)時(shí)鐘信號的下一個(gè)上升沿輸入。如果兩個(gè)輸入時(shí)鐘信號同步，則當(dāng)一旦閉鎖進(jìn)行鎖定時(shí)，將在實(shí)際上沒有來自UP和DOWN信號的輸出，它們就由NAND門3重新設(shè)定。然而，如果其中一個(gè)時(shí)鐘信號引起另一個(gè)信號，則相應(yīng)的閉鎖F1或F2的輸出(UP或DOWN)轉(zhuǎn)為基準(zhǔn)電壓VCC，直到電路由滯后的時(shí)鐘信號的上升沿重新設(shè)定。
最好是，如后面就圖6示出和描述的那樣，PFD閉鎖F1和F2為一對單純的或非門。這樣就使電路復(fù)雜性、芯片面積和因此帶來的成本以及功率消耗最小。還使經(jīng)過每個(gè)閉鎖的延遲時(shí)間最少這樣具有兩個(gè)相關(guān)的益處(i)使經(jīng)過閉鎖的延遲之間的不匹配最小化并因此減少了環(huán)路的輸入相位誤差；(ii)另外，由于這些延遲大概與電源無關(guān)，因此將提高了環(huán)路的電源排斥，從而避免使派生時(shí)鐘不穩(wěn)定。該益處對于這樣的電路特別貼切，該電路必須工作直到使電源電壓最小(如電池提電的便攜設(shè)備)，其中當(dāng)電源電壓降低到接近其最小實(shí)際電壓時(shí)，門的傳播延遲將迅速增加，然而小的輸出不穩(wěn)定仍然需要。
該電路的幾個(gè)變化對于本領(lǐng)域的技術(shù)人員來說是明顯的?？商娲氖?，PFD閉鎖可以是其他類型的觸發(fā)器電路，或者是任何其他適當(dāng)?shù)臅r(shí)鐘沿觸發(fā)類的電路。雖然D型觸發(fā)器由于其簡易和實(shí)現(xiàn)成本低廉，但周波滑移閉鎖F3和F4可以是任何類型的閉鎖裝置或電路。NAND門3可由AND門代替，必要的話由邏輯變相器替換。如果PFD閉鎖F1和F2具有Q-條信號輸出和同相(non-inverting)轉(zhuǎn)換重新設(shè)置輸入，則根據(jù)修改的PFD閉鎖F1和F2的這些Q條信號輸出和派生的同相重新設(shè)置輸入，NAND門3可在功能上由NOR門替代?？梢栽O(shè)計(jì)其他組合的邏輯方案，方案中可能包括其他輸入端(如系統(tǒng)重新設(shè)置)，但是一個(gè)NAND門在速度和簡化方面應(yīng)該是最好的。
然而，把圖2a中的一般閉鎖L1和L2替換成快速閉鎖F1和F2，使F1的傳播延遲減少到只有兩個(gè)快速的門延遲。對于一般的閉鎖F3，這將可能沖破F3的設(shè)定時(shí)間限制。例如，在F3內(nèi)部，CK到F3的輸入端可自身反相，接著必須在D輸入端與后續(xù)邏輯階段隔離前使傳輸門完全關(guān)閉。這樣，延遲元件D1(同樣D2)需要可靠的邏輯操作。
延遲元件D1和D2可以是任何適當(dāng)?shù)碾娐菲骷蛟O(shè)計(jì)，例如在每個(gè)PFD閉鎖輸出和相應(yīng)的周波滑移閉鎖輸入之間的兩個(gè)(或多個(gè))邏輯變相器。如上面討論的那樣，當(dāng)電源電壓降低到接近實(shí)現(xiàn)功能的最小值時(shí)，單個(gè)變相器鏈的傳播延遲將迅速增加，因此就需要更復(fù)雜的方案來減少該延遲的電源電壓依賴性，例如基于如下的方案，即借助于預(yù)定和穩(wěn)定的電流源并當(dāng)該電壓經(jīng)過預(yù)定和穩(wěn)定電壓閾值時(shí)進(jìn)行檢測?？商娲氖?，利用集總或甚至寄生元件的單一RC繼電器在某些情況下是足夠的。由這些元件D1和D2導(dǎo)致的傳播延遲設(shè)計(jì)成這樣，在對應(yīng)的PFD閉鎖輸出信號(UP或DOWN)到達(dá)周波滑移閉鎖的非時(shí)鐘輸入(D)前，在周波滑移閉鎖F3和F4 CK輸入的每個(gè)時(shí)鐘沿之后提供充足的時(shí)間，從而確保它們響應(yīng)前面的PFD閉鎖輸出信號，同時(shí)不響應(yīng)該對應(yīng)PFD閉鎖輸出信號。該時(shí)間將根據(jù)PFD(F1、F2)和周波滑移(F3、F4)完成的閉鎖不同而不同，并既可由詳細(xì)電路執(zhí)行的晶體管電平(level)模擬來確定，也可參照相應(yīng)制造商或標(biāo)準(zhǔn)電池IP銷售者的閉鎖裝置性能參數(shù)來確定。
需要注意的是，加入這種延遲從高電平示意圖中可能不明顯。在電路的可替代視圖中，延遲元件D1和D2可包含在周波滑移閉鎖F3和F4的設(shè)計(jì)中，而不是作為單獨(dú)的電路元件。例如，可帶有任意額外負(fù)載或減弱驅(qū)動(dòng)器的附加晶體管級可加入到周波滑移閉鎖的非時(shí)鐘輸入中。
在又一個(gè)替代方案中，PFD和周波滑移閉鎖的一些組合可不需要附加可計(jì)量的延遲部件，相反，依賴于慢速PFD閉鎖F1或F2的任意長時(shí)間傳播延遲，其中帶有快速重新設(shè)置周波滑移閉鎖的PFD閉鎖F1或F2可提供充足的延遲。例如，Q條信號或延遲的Q輸出可由一個(gè)或多個(gè)串聯(lián)變相器或門根據(jù)PFD閉鎖的Q輸出來產(chǎn)生，并用來驅(qū)動(dòng)相應(yīng)的周波滑移閉鎖，同時(shí)未延遲的Q輸出仍然用于通過NAND3或類似的反饋邏輯電路來驅(qū)動(dòng)PFD閉鎖的重新設(shè)置。
在操作中，把PFD的UP和DOWN信號延遲(分別通過D1和D2)并加到相應(yīng)輸出閉鎖F3和F4的D輸入端上，接著分別通過基準(zhǔn)和派生時(shí)鐘被時(shí)鐘化。圖5中示出了各自波形。該圖示出了如前面圖3A中示出的REF、DER、DOWN和UP信號，但在最好是D型閉鎖F3的輸出端的D輸入和Q輸出上添加了信號。當(dāng)DER信號的相位滯后逐漸增加時(shí)，上升脈沖加長，直到最終相位滯后超過2π，同時(shí)產(chǎn)生UP脈沖，其中該脈沖也同樣持續(xù)超過REF的周波，在該脈沖后面為較低負(fù)載比占空因數(shù)的脈沖。
這些UP脈沖由延遲程序D1延遲時(shí)間TD，(除了F1的傳播延遲TP)，然后由REF的每個(gè)上升沿采樣。假定派生時(shí)鐘脈沖滯后于基準(zhǔn)脈沖明顯小于2π，則PFD(F1、F2、3)已經(jīng)由預(yù)先達(dá)到的DER時(shí)鐘脈沖信號重新設(shè)置，以上F3、F3.Q的Q輸出為零。然而，如果DER沿沒有通過下一個(gè)REF的上升沿而出現(xiàn)，則UP將仍然為高電平，而F3.Q將使DER的周波滑移明顯滯后。如上面討論的，延遲元件D2確保閉鎖F4對在F2輸出上的較短輸出脈沖不響應(yīng)。
同樣地，從電路的對稱性可以看出，通過REF時(shí)鐘相對于DER時(shí)鐘的累積滯后超過2π時(shí)，則只設(shè)定閉鎖F4。當(dāng)相位滯后略微小于2π時(shí)，即當(dāng)DER相對于REF的延遲實(shí)際上(TD+TP)小于REF周期、從而實(shí)際上延遲元件D1和D2的延遲時(shí)間TD最好遠(yuǎn)遠(yuǎn)小于REF時(shí)鐘脈沖周期時(shí)，該電路將同樣使“周波滑移”滯后，以使在鎖定時(shí)由于瞬變現(xiàn)象導(dǎo)致的至少一半REF時(shí)鐘脈沖周期偏移出現(xiàn)。
作為最壞情況的最大值，延遲時(shí)間應(yīng)當(dāng)無論如何小于基準(zhǔn)時(shí)鐘脈沖周期，而該周期比PFD的重新設(shè)置時(shí)間短，從而避免了在鎖定時(shí)周波滑移的持續(xù)檢測。最小延遲可特別短，足以產(chǎn)生如上所述REF信號的上述延遲和F3的設(shè)定/保持時(shí)間。
這樣，修改后的PFD(F1、F2、3、D1、F3、D2、F4)作為周波滑移檢測器2。UP周波滑移檢測電路(D1、F3)的輸出Q指示出周波滑移，該周波滑移是由于具有比DER時(shí)鐘脈沖略微高的比率(rate)的基準(zhǔn)脈沖而形成。
由于圖4的電路非常簡單，具有四個(gè)閉鎖、一個(gè)NAND門和兩個(gè)延遲塊，則與該電路有關(guān)的信號傳播最小化，從而與現(xiàn)有技術(shù)設(shè)計(jì)相比，可具有非常高的頻率操作，或?yàn)榕c操作頻率有關(guān)的預(yù)定性能提供較低最小電源電壓。
圖6示出了PFD閉鎖F1和F2的電路設(shè)計(jì)圖，該電路設(shè)計(jì)提供了對相應(yīng)輸入信號(REF和DER)的快速閉鎖，以非常迅速地提供相應(yīng)的PLL控制輸出信號(UP和DOWN)。每個(gè)PFD閉鎖F1和F2包括兩個(gè)NOR門，即與重新設(shè)置電路NOR3和NOR4一起構(gòu)成觸發(fā)電路的NOR1和NOR2?？商娲氖?，可采用NAND門對，或者也可采用NAND和NOR門的適當(dāng)組合。
該電路還可進(jìn)一步增強(qiáng)，以提供PLL鎖定檢測器1。兩個(gè)(UP和DOWN)周波滑移信號可通過OR門4被一起進(jìn)行邏輯“OR”操作，從而形成出現(xiàn)(UP或DOWN)周波滑移時(shí)高電平的信號。該輸出端連接到計(jì)時(shí)器電路5上。
當(dāng)派生和基準(zhǔn)的時(shí)鐘脈沖之間的頻率差足夠小(即在2π內(nèi))時(shí)，則PLL被稱為相位檢測模式，同時(shí)PFD輸出脈沖間隔此時(shí)與相位差成正比，并且周波滑移不再發(fā)生。
一般地，當(dāng)環(huán)路啟動(dòng)時(shí)，最初周波滑移頻繁發(fā)生，然后逐漸降低頻繁程度，直到周波滑移停止。在周波滑移之間的時(shí)間上具有上限tcsmax，該上限由環(huán)路的非線性動(dòng)態(tài)特性來決定。利用非線性控制原理，可在數(shù)值上計(jì)算出該上限，或者在原始條件下，對環(huán)路進(jìn)行模擬實(shí)驗(yàn)得到該上限。如果在tcsmax的滑動(dòng)窗口內(nèi)沒有檢測到周波滑移，則PLL被稱為處于該間隔的相位檢測模式。
在最后周波滑移之后，輸入信號保持在彼此2π的相差內(nèi)，同時(shí)環(huán)路的動(dòng)態(tài)特性成為并保持線性。不論初始條件如何，在最后一次周波滑移之后，可采用標(biāo)準(zhǔn)的線性控制理論來計(jì)算上限tsettlemax，即計(jì)算剩余的最大設(shè)定時(shí)間，其中該上限用于為環(huán)路設(shè)定任意頻率誤差標(biāo)準(zhǔn)需要的時(shí)間而計(jì)算。根據(jù)環(huán)路特征和選擇的誤差標(biāo)準(zhǔn)，tsettlemax為2π/ωn，其中ωn為系統(tǒng)的共振頻率。
因此，如果經(jīng)過的時(shí)間tlock＝max(tcsmax、tsettlemax)沒有周波滑移，則PLL(第一位近似值)鎖定。因此，計(jì)時(shí)器(模擬或數(shù)字)5與周波滑移指示器信號結(jié)合使用來形成PLL鎖定檢測電路。該OR門4的輸出對計(jì)時(shí)器5進(jìn)行重新設(shè)置，同時(shí)當(dāng)計(jì)時(shí)器5紀(jì)錄了tlock的時(shí)間后，沒有被周波滑移重新設(shè)置，則這表示PLL鎖定。一般地，tseltlemax比tcsmax大，從而tlock＝tsettlemax。
對于帶有芯片級(on-chip)環(huán)路濾波器部件的集成電路實(shí)施方案，該設(shè)定時(shí)間可精確地預(yù)測。對于在較寬范圍的頻帶寬度操作的無芯片(off-chip)濾波器和/或電路，該延遲的一些可編程序性是需要的。
無論是作為修改成檢測周波滑移(2)的PFD還是作為PLL鎖定檢測器(1)的實(shí)施例，都具有減少數(shù)目的元件和連接線路，降低了成本，因此得到了簡化。另外，當(dāng)每個(gè)輸入信號周波滑移檢測器(CCD(U)或CCD(D))包括如“D-型觸發(fā)器”的延遲元件(D1或D2)和閉鎖(F3或F4)時(shí)，就不需要另外的邏輯電路來實(shí)施周波滑移檢測器。如在第6,441,691號和第6,256,362號美國專利中公開的那些現(xiàn)有技術(shù)周波滑移檢測器需要邏輯部件和更多信號，來檢測周波滑移。此外，由于減少了部件數(shù)目，電路將在較高頻率下工作，同時(shí)占據(jù)較少硅面積。例如，與US2002/0126787中的圖2電路相比，從PFD電路的UP輸出到UP周波滑移指示器輸出(在F3上的Q)，只有兩個(gè)電路部件(D1和F3)。另一方面，在UP信號輸出和UP周波滑移輸出之間，現(xiàn)有技術(shù)的電路具有多于五個(gè)的電路部件(34、36、26A、22A、24A)。由于至少一個(gè)信號需要經(jīng)過這五個(gè)部件傳播，以使電路工作，該電路工作的頻率與本實(shí)施例的設(shè)計(jì)相比具有局限性。改進(jìn)的工作頻率在當(dāng)前和未來通信工業(yè)中具有十分重要意義，同時(shí)為大量數(shù)據(jù)傳送提供較大頻率寬度。
另外，在PLL鎖定檢測器實(shí)施方案中，該電路還具有這樣的優(yōu)點(diǎn)，即只依賴于PFD線性/非線性操作模式以檢測鎖定，而不依賴于通常的核對方法，在核對方法中，通過觀察環(huán)路中的電壓，例如控制VCO的電壓，并把該電壓與期望的穩(wěn)定狀態(tài)值進(jìn)行比較，從而核對鎖定發(fā)生的時(shí)刻。當(dāng)該電壓與VCO操作的正確速度匹配時(shí)，VCO就被認(rèn)為是鎖定了。然而，這些電壓可大致隨著溫度和電源電壓變化，并可只用于表明系統(tǒng)近似鎖定的時(shí)間。由于PFD(數(shù)字電路)用于在特定時(shí)間的極性基礎(chǔ)上確定鎖定，圖4的鎖定電路1實(shí)際上為數(shù)字鎖定檢測器。在總體上，這種數(shù)字電路不依賴于溫度或電源電壓。通過使用來自數(shù)字電路的輸出來確定鎖定，由于噪音、溫度和電源電壓產(chǎn)生的任何結(jié)果就避免了。
在一個(gè)替代實(shí)施例中，周波滑移檢測器電路2可與狀態(tài)機(jī)一起實(shí)施來確定PLL鎖定；然而這將導(dǎo)致更復(fù)雜及因此帶來的減慢的電路。
當(dāng)與稱為軟件相位鎖定環(huán)路的一類相位鎖定環(huán)路使用時(shí)，該實(shí)施例也可以軟件實(shí)現(xiàn)。這些環(huán)路利用每個(gè)程序塊的軟件等同物來實(shí)施PLL。PFD可以軟件來實(shí)現(xiàn)，同時(shí)該方法可用于確定鎖定。這些相位鎖定的環(huán)路一般在DSP芯或微處理器在運(yùn)行。軟件PLLs由于便宜并容易對DSP編程而正變得很流行。
周波滑移檢測器電路1也可作為如前面描述那些的周波滑移修正電路的一部分來實(shí)施。對于這些電路，周波滑移仍然被檢測并用于檢測鎖定。此外，來自周波滑移檢測器2的輸出接著用于驅(qū)動(dòng)修正電路，以考慮滑移。
本實(shí)施例也可與非時(shí)鐘型信號一起使用，例如，該信號為在PFD前通過使波形平直或把波形轉(zhuǎn)化成方波(例如通過比較器)的正弦波。這樣，對于正弦波，正向經(jīng)過零交點(diǎn)的前沿被方型化，成為相應(yīng)的數(shù)字輸入的上升沿。
本實(shí)施例還可用于指示PFD或PLL處于相位差模式或頻率差模式的時(shí)刻。周波滑移指示信號表明電路出于頻率差模式。這可只利用把從檢測器2的UP和DOWN周波滑移來的輸出作為輸入的OR門來實(shí)施。一般地說，在進(jìn)入到操作的線性模式前，在最后兩個(gè)周波滑移事件之間的最大理論時(shí)間將比預(yù)定的環(huán)路線性設(shè)定時(shí)間短，該預(yù)定時(shí)間為用于產(chǎn)生“鎖定”信號的記時(shí)器的間隔?？商峁┻@種從前的較短間隔的記時(shí)器，以提供環(huán)路大約被鎖定的預(yù)警，該記時(shí)器在減少下游電路的初始化時(shí)間中可能有用。
圖7a-7f大致示出了本實(shí)施例的各種應(yīng)用。圖7a示出了以周波滑移檢測器形式實(shí)現(xiàn)的圖4的修改的PFD2。圖7b示出了另外的PFD電路(包括現(xiàn)有技術(shù)實(shí)例)，該電路進(jìn)行了改型，增加了上面就圖4描述的UP和DOWN周波滑移檢測器電路CSD(U)和CSD(D)以及部件D1和F3以及D2和F4。此時(shí)適當(dāng)改型的PFD作為周波滑移檢測器來操作。
圖7c示出了通過把邏輯OR和記時(shí)器功能增加到圖7a和7b的改型后PFD電路而實(shí)現(xiàn)的PLL鎖定檢測器。該UP周波滑移和DOWN周波滑移輸出被一起“OR”化，以指示任何周波滑移出現(xiàn)的時(shí)刻。如果周波滑移沒有在預(yù)定時(shí)間內(nèi)出現(xiàn)，則電路布置表明PLL鎖定。
圖7d的電路具有相同的應(yīng)用，但把圖7a的改型PFD電路2與狀態(tài)機(jī)(包括任何適當(dāng)現(xiàn)有技術(shù)實(shí)例)結(jié)合以確定PLL鎖定。
圖7e示出了結(jié)合有邏輯修正電路的圖7a或7b所示的改型PFD電路2或2’(包括適當(dāng)?shù)默F(xiàn)有技術(shù)實(shí)例)，從而提供周波滑移修正電路。
圖7f示出了結(jié)合邏輯電路以確定PLL電路是否處于頻率檢測或相位檢測模式的圖7a或7b所示改型PFD電路2或2’。這只要通過監(jiān)測UP和DOWN周波滑移輸出—表明PLL將處于頻率檢測模式的周波滑移指示信號來完成。
實(shí)施例還利用包括上述確定電路的PLL電路。這些都具有許多應(yīng)用，但特別適合于如CD播放機(jī)的數(shù)字音頻設(shè)備。為了使該設(shè)備工作狀態(tài)好，需要穩(wěn)定的時(shí)鐘或基準(zhǔn)頻率輸入。這樣，根據(jù)本實(shí)施例的PLL電路可用于對例如來自石英鐘或其他頻率源的一個(gè)或更多時(shí)鐘頻率合成。特別是，這在用于產(chǎn)生從USB時(shí)鐘信號的例如12MHZ的主時(shí)鐘的標(biāo)準(zhǔn)頻率音頻時(shí)鐘(例如，象44.1KHz或48KHz多個(gè)標(biāo)準(zhǔn)音頻采樣率)中是最好的。
普通技術(shù)人員可以知道，上述裝置和方法可作為處理器控制碼包含在如磁盤、CD或DVD-ROM的載體媒質(zhì)、如只讀存儲(chǔ)器(具有軟件功能的硬件)的可編程存儲(chǔ)器或如光學(xué)或電子信號載體的數(shù)據(jù)載體上。對于許多應(yīng)用，本發(fā)明的實(shí)施例可用在DSP(數(shù)字信號處理)、ASIC(特定用途集成電路)或FPGA(現(xiàn)場可編程門陣列)。這樣，碼可包括傳統(tǒng)程序碼或微碼，或者例如設(shè)定或控制ASIC或FPGA的碼。該碼還可包括用于動(dòng)態(tài)形成如可重新編程邏輯門陣列的可重新形成裝置的碼。同樣地，該碼可包括用于如VerilogTM或VHDL(非常高速集成電路硬件描述語言)的硬件描述語言的碼。普通技術(shù)人員可以知道，該碼可分布在彼此連通的多個(gè)連接元件之間。在適當(dāng)時(shí)，本實(shí)施例還可利用運(yùn)行在現(xiàn)場(可重復(fù))可編程模擬陣列或類似器件上的碼來實(shí)現(xiàn)，從而形成模擬硬件。
本領(lǐng)域的技術(shù)人員還知道的是，根據(jù)上述教導(dǎo)，各種實(shí)施例和針對它們描述的具體特征可隨意與其他實(shí)施例或它們的具體描述特征結(jié)合。在不脫離附加權(quán)利要求的范圍情況下，普通技術(shù)人員還可對描述的具體實(shí)例進(jìn)行各種變化和改型。
權(quán)利要求
1.一種周波滑移檢測器電路，包括相位和頻率檢測器、第三和第四閉鎖裝置以及延遲裝置；相位和頻率檢測器具有第一和第二閉鎖裝置，每個(gè)閉鎖裝置具有接收相應(yīng)第一和第二輸入信號的輸入端，并用于響應(yīng)第一或第二輸入信號的波形的預(yù)定部分而提供相應(yīng)的第一和第二控制信號輸出；每個(gè)第三和第四閉鎖裝置均具有連接到相應(yīng)控制信號輸出端的第一輸入端和連接到相應(yīng)第一或第二閉鎖輸入端的第二輸入端，該第二閉鎖輸入端對應(yīng)于所述控制信號輸出端；延遲裝置用于在每個(gè)所述控制信號和相應(yīng)第三或第四閉鎖裝置之間提供預(yù)定延遲。
2.根據(jù)權(quán)利要求1所述的電路，其中延遲裝置包含在第三和第四閉鎖裝置的電路中，或者包含在第一和第二閉鎖裝置中，或者在這些裝置的組合中。
3.根據(jù)權(quán)利要求2所述的電路，其中每個(gè)第三和第四閉鎖裝置均包括輸入端的增加電路級，所述輸入端連接到相應(yīng)控制信號輸出端。
4.根據(jù)權(quán)利要求1所述的電路，其中延遲裝置包括分別在第一和第三以及第二和第四閉鎖裝置之間的獨(dú)立電路元件。
5.根據(jù)權(quán)利要求4所述的電路，其中獨(dú)立電路元件包括邏輯器件。
6.根據(jù)前面任何一項(xiàng)權(quán)利要求所述的電路，其中預(yù)定延遲小于輸入信號周期的剩余部分，而該部分比相位和頻率檢測器電路的重新設(shè)置時(shí)間更少。
7.根據(jù)前面任何一項(xiàng)權(quán)利要求所述的電路，其中預(yù)定延遲足以使來自第一或第二閉鎖裝置的輸出信號延遲到相應(yīng)的第三或第四閉鎖裝置輸入端，直到所述第三或第四閉鎖裝置輸出信號對應(yīng)于第一或第二輸入信號，而所述輸出信號對應(yīng)于該第一或第二信號。
8.根據(jù)前面任何一項(xiàng)權(quán)利要求所述的電路，其中第一和第二閉鎖裝置為快速觸發(fā)電路。
9.根據(jù)權(quán)利要求8所述的電路，其中所述快速觸發(fā)電路為NOR或NAND門對。
10.根據(jù)前面任何一項(xiàng)權(quán)利要求所述的電路，其中第三和第四閉鎖裝置為慢速閉鎖電路。
11.根據(jù)權(quán)利要求10所述的電路，其中慢速閉鎖電路為D型觸發(fā)器。
12.一種用于具有相位和頻率檢測器的鎖相環(huán)路的鎖定檢測器電路；該鎖定檢測器包括根據(jù)前面任何一項(xiàng)權(quán)利要求所述的周波滑移檢測器電路；以及當(dāng)表明來自第三或第四閉鎖裝置的周波滑移的輸出信號沒有維持預(yù)定時(shí)間時(shí)，指示鎖定的裝置。
13.根據(jù)權(quán)利要求12所述的電路，其中鎖定指示裝置包括把所述第三和第四閉鎖的輸出邏輯結(jié)合的裝置以及連接到所述結(jié)合裝置的輸出端的記時(shí)器電路。
14.根據(jù)權(quán)利要求12或13所述的電路，其中預(yù)定時(shí)間近似地為預(yù)定的在周波滑移之后的環(huán)路設(shè)定時(shí)間。
15.根據(jù)權(quán)利要求14所述的電路，其中預(yù)定時(shí)間近似為2pi/wn。
16.一種鎖相環(huán)路的相位或頻率模式指示器電路，該電路包括根據(jù)權(quán)利要求1到11的任何一項(xiàng)所述的周波滑移檢測器電路；根據(jù)所述周波滑移檢測器電路是否指示周波滑移來指示相位或頻率模式的裝置。
17.一種鎖相環(huán)電路，包括根據(jù)前面權(quán)利要求任何一項(xiàng)所述的電路。
18.一種時(shí)鐘頻率合成器，包括根據(jù)權(quán)利要求17所述的鎖相環(huán)電路。
19.數(shù)字音頻設(shè)備，包括根據(jù)權(quán)利要求17所述的PLL或根據(jù)權(quán)利要求18所述的時(shí)鐘頻率合成器。
全文摘要
本發(fā)明涉及用于相位和頻率檢測器(PFD)的周波滑移檢測器以及用于鎖相環(huán)(PLL)電路的鎖定檢測器。本發(fā)明提供了一種周波滑移檢測器電路，該檢測器電路與具有第一和第二信號輸入端的相位及頻率檢測器一起使用，并用于提供分別相應(yīng)于第一和第二輸入信號中時(shí)鐘信號沿的第一和第二PLL控制信號輸出；該周波滑移探測器電路包括用于通過確定延遲輸出信號與相應(yīng)輸入信號吻合時(shí)刻來確定所述輸入信號之間周波滑移的裝置。
文檔編號H03L7/10GK1538622SQ200410004629
公開日2004年10月20日 申請日期2004年2月20日 優(yōu)先權(quán)日2003年4月14日
發(fā)明者萊索保羅 申請人:沃福森微電子有限公司