專利名稱：占空度校正電路和具有該電路的延遲鎖相環(huán)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種半導(dǎo)體電路，更明確地說(shuō)，是關(guān)于一種占空度校正電路(DCC，duty cycle correction)及具有該占空度校正電路的延遲鎖相環(huán)(DLL，delay locked loop)。
背景技術(shù)：
一般而言，可利用時(shí)鐘作為基準(zhǔn)來(lái)調(diào)整操作定時(shí)。也可利用該時(shí)鐘來(lái)確保更高速的操作而不會(huì)發(fā)生任何錯(cuò)誤。當(dāng)在一內(nèi)部電路中利用從外部輸入的一外部時(shí)鐘作為內(nèi)部時(shí)鐘時(shí)，該內(nèi)部電路便會(huì)產(chǎn)生時(shí)間延遲?？衫肈LL補(bǔ)償該外部時(shí)鐘和該內(nèi)部時(shí)鐘之間的時(shí)間延遲，使該內(nèi)部時(shí)鐘和該外部時(shí)鐘具有相同的相位。
同樣，與傳統(tǒng)鎖相環(huán)(PLL)相比，DLL比較不會(huì)受到噪聲的影響。因此，一般可將DLL用于雙倍數(shù)據(jù)速率同步DRAM(DDR SDRAM)以及同步半導(dǎo)體存儲(chǔ)器。同樣，可以通過(guò)控制延遲的方法對(duì)DLL進(jìn)行分類(lèi)，近年來(lái)通常使用模擬DLL、數(shù)字DLL以及寄存器控制型DLL。
用于同步半導(dǎo)體存儲(chǔ)器裝置的DLL接收外部時(shí)鐘，并且補(bǔ)償實(shí)際時(shí)鐘路徑和數(shù)據(jù)路徑的延遲。而后通過(guò)事先反映一負(fù)向延遲，可使數(shù)據(jù)輸出同步于該外部時(shí)鐘。
另外，當(dāng)裝置的運(yùn)行速度提高時(shí)，由于時(shí)鐘失真，時(shí)鐘的占空度通常都會(huì)發(fā)生偏離。因此，很輕易地便會(huì)造成該DLL的運(yùn)行失敗，并且損及裝置的功能。此外，該DLL電路的時(shí)鐘占空度可能會(huì)失真。因此，還必須保持該DLL電路的時(shí)鐘占空度(50∶50)。
為補(bǔ)償時(shí)鐘占空度的變化，該DLL電路便必須使用占空度校正電路。
圖1為含有該占空度校正電路的傳統(tǒng)模擬DLL的示意圖。
參考圖1，該傳統(tǒng)的模擬DLL包括一時(shí)鐘輸入緩沖器10，用于通過(guò)緩沖外部時(shí)鐘(CLK和CLKB)而輸出內(nèi)部時(shí)鐘；一第一DCC電路11，用于校正從該時(shí)鐘輸入緩沖器10輸出的內(nèi)部時(shí)鐘的占空度；一第一延遲線12和一第二延遲線13，用于接收對(duì)應(yīng)于外部時(shí)鐘(CLK和CLKB)的內(nèi)部時(shí)鐘；一延遲模型14，用于通過(guò)接收第一延遲線12和第二延遲線13的輸出來(lái)反映該實(shí)際時(shí)鐘路徑和數(shù)據(jù)路徑的延遲成份；一相位檢測(cè)器15，用于比較外部時(shí)鐘(CLK和CLKB)和延遲模型14的輸出的相位；一電荷泵16，用于向第一延遲線12和第二延遲線13提供對(duì)應(yīng)于相位檢測(cè)器15的輸出的輸出電壓；一DLL驅(qū)動(dòng)器17，用于通過(guò)驅(qū)動(dòng)其延遲在第一延遲線12和第二延遲線13中被調(diào)整過(guò)的時(shí)鐘，以輸出一DLL時(shí)鐘(clk_dll)；以及一第二DCC電路18，用于校正從該DLL驅(qū)動(dòng)器17輸出的DLL時(shí)鐘clk_dll的占空度。雖然圖中未顯示，不過(guò)，通常電荷泵16的輸出通過(guò)一環(huán)路濾波器被濾波，并被輸入給第一延遲線12和第二延遲線13。
就外部時(shí)鐘(CLK)而言，該模擬DLL通過(guò)利用相位檢測(cè)器15比較經(jīng)過(guò)時(shí)鐘輸入緩沖器10、第一延遲線12、延遲模型14的時(shí)鐘信號(hào)和該外部時(shí)鐘(CLK)的相位，而后估計(jì)從延遲模型14輸出的時(shí)鐘信號(hào)是否具有一領(lǐng)先相位或一落后相位，并且輸出一相應(yīng)信號(hào)。
此時(shí)，電荷泵16可響應(yīng)相位檢測(cè)器15的輸出，通過(guò)進(jìn)行電荷轉(zhuǎn)儲(chǔ)(electrical charge dumping)來(lái)控制輸出電壓，而第一延遲線12和第二延遲線13的延遲值則會(huì)隨著電荷泵16的輸出電壓而成比例地改變。更明確地說(shuō)，如果電荷泵16的輸出電壓變高，由第一延遲線12和第二延遲線13所引起的延遲時(shí)間便會(huì)降低；如果電荷泵16的輸出電壓變低，該延遲時(shí)間則會(huì)增加。因此，重復(fù)上述兩個(gè)步驟便可使延遲模型14的相位和該外部時(shí)鐘CLK的相位相同，因而便可從DLL驅(qū)動(dòng)器17輸出該DLL時(shí)鐘(clk_dll)。
圖2為圖1的第一DCC電路11的電路圖。
參考圖2，該第一DCC電路11包括一偏壓NMOS晶體管M1，其可接收一偏置電壓作為門(mén)輸入；兩個(gè)輸入NMOS晶體管M2和M3，其可分別接收時(shí)鐘輸入緩沖器10的輸出(clk和clk_b)作為門(mén)輸入；兩個(gè)PMOS晶體管M4和M5，其可和輸入NMOS晶體管M3共同構(gòu)成一電流鏡；兩個(gè)PMOS晶體管M6和M7，其可和輸入NMOS晶體管M2共同構(gòu)成另一電流鏡；一位于一子正常輸出單元(dccfb_b)(其是被連接至PMOS晶體管M4和輸入NMOS晶體管M2)和地之間的第一電容器C1；以及一被連接至一正常輸出單元(dccfb)(其是被連接至PMOS晶體管M7和輸入NMOS晶體管M3)的第二電容器C2。
在具有上述構(gòu)造的傳統(tǒng)DCC電路中，如果時(shí)鐘輸入緩沖器10的輸出(clk和clk_b)的占空度互不相同，那么流經(jīng)輸入NMOS晶體管M2和M3的電流便不相同，因此，每個(gè)電流鏡的輸出電流也會(huì)不同。結(jié)果，被連接至輸出單元(dccfb_b和dccfb)的電容器C1和C2的帶電量便不相同。帶電量不同則會(huì)在輸出單元(dccfb_b和dccfb)之間引起電位差。另外，可將具有此電位差的輸出信號(hào)反饋至該時(shí)鐘輸入緩沖器10，并且將時(shí)鐘輸入緩沖器10的輸出(clk和clk_b)的占空度調(diào)整成50％。此時(shí)，該DCC電路的輸出單元之間的電位差便會(huì)消失。
該DCC電路的構(gòu)造和操作方式也適用于第二DCC電路18。
根據(jù)現(xiàn)有技術(shù)，通過(guò)將兩個(gè)DCC電路置于DLL的延遲線前后，并且將DCC電路連接至延遲線，便可校正因外部時(shí)鐘和DLL電路的失真所導(dǎo)致的占空度變化。
不過(guò)，傳統(tǒng)的DCC電路具有一些缺點(diǎn)。如圖2所示，該DCC電路是一模擬型電路，因此非常耗電。另外，DCC電路必須被置于DLL的延遲線前后，因此占用太多的晶片面積。

發(fā)明內(nèi)容
所以，本發(fā)明的目的是提供一種占空度校正電路(DCC)及具有該占空度校正電路的延遲鎖相環(huán)(DLL)，用于降低功率消耗。
根據(jù)本發(fā)明的一方面，提供一種占空度校正電路(DCC)，其包括一第一時(shí)鐘分割單元和一第二時(shí)鐘分割單元，用于分割一正常輸入時(shí)鐘和一子正常輸入時(shí)鐘；一第一時(shí)鐘混合單元；一第二時(shí)鐘混合單元；以及一邏輯組合單元，用于產(chǎn)生一占空度校正時(shí)鐘。此外，本發(fā)明的延遲鎖相環(huán)(DLL)包括一第一時(shí)鐘分割單元和一第二時(shí)鐘分割單元；一頻率檢測(cè)單元；一第一可變延遲單元；一第二可變延遲單元；一第一時(shí)鐘混合單元；一第二時(shí)鐘混合單元；以及一邏輯組合單元。


通過(guò)參考附圖在下面對(duì)具體實(shí)施例進(jìn)行說(shuō)明，便可非常清楚本發(fā)明的其它目的和方面，其中圖1為利用一占空度校正電路的傳統(tǒng)模擬DLL的方塊圖；
圖2為圖1的第一DCC電路的電路圖；圖3為根據(jù)本發(fā)明優(yōu)選實(shí)施例的DCC電路的方塊圖；圖4為圖3的DCC電路的操作的波形圖；以及圖5為用于圖解含有圖3的DCC電路的模擬DLL的方塊構(gòu)造的方塊圖。
具體實(shí)施例方式
下文中，將參考附圖來(lái)詳細(xì)說(shuō)明本發(fā)明的占空度校正電路(DCC)及含有該占空度校正電路的延遲鎖相環(huán)(DLL)。
圖3為根據(jù)本發(fā)明優(yōu)選實(shí)施例的DCC電路的方塊圖。
參考圖3，該DCC電路包括一第一1/2時(shí)鐘分割器30，用于通過(guò)將一正常輸入時(shí)鐘(CLK)除以2以產(chǎn)生正常分割時(shí)鐘(CLK0和CLK0B)；一第二1/2時(shí)鐘分割器31，用于通過(guò)將一子正常輸入時(shí)鐘(CLKB)除以2以產(chǎn)生時(shí)鐘(CLK1和CLK1B)；以及一DCC核心電路40，用于通過(guò)校正來(lái)自第一時(shí)鐘分割器30和第二時(shí)鐘分割器31的輸出的占空度，產(chǎn)生一具有經(jīng)過(guò)校正的占空度的占空度校正時(shí)鐘(DC_CLK)。
該核心電路40包括一頻率檢測(cè)器34，用于產(chǎn)生和信號(hào)波頻率成比例變化的電壓信號(hào)(Vfreq)；一第一可變延遲裝置32，用于基于電壓信號(hào)(Vfreq)的控制，將第一1/2時(shí)鐘分割器30所輸出的正常分割時(shí)鐘(CLK0)延遲預(yù)定的時(shí)間，以便產(chǎn)生一第一延遲信號(hào)并輸出該第一延遲信號(hào)；一第二可變延遲裝置33，用于基于電壓信號(hào)(Vfreq)將第二1/2時(shí)鐘分割器31所輸出的子正常分割時(shí)鐘(CLK1B)延遲預(yù)定的時(shí)間，以便產(chǎn)生一第二延遲信號(hào)并輸出該第二延遲信號(hào)；一第一時(shí)鐘混合器35，用于混合來(lái)自第一可變延遲裝置32的第一延遲信號(hào)和第二1/2時(shí)鐘分割器31所輸出的正常分割時(shí)鐘(CLK1)，以產(chǎn)生一第一混合信號(hào)；一第二時(shí)鐘混合器36，用于混合第二可變延遲裝置33所輸出的第二延遲信號(hào)和第一1/2時(shí)鐘分割器30所輸出的子正常分割時(shí)鐘(CLK0B)，以產(chǎn)生一第二混合信號(hào)；以及一XOR門(mén)37，用于對(duì)第一時(shí)鐘混合器35的第一混合信號(hào)(MIX1)和第二時(shí)鐘混合器36的第二混合信號(hào)(MIX2)進(jìn)行“異”運(yùn)算。
圖4為圖3的DCC電路的操作的波形圖。下文中假設(shè)正常輸入時(shí)鐘和子正常輸入時(shí)鐘(CLK和CLKB)的占空度失真。
首先，第一1/2時(shí)鐘分割器30接收該正常輸入時(shí)鐘(CLK)，將該正常輸入時(shí)鐘(CLK)除以2，并且產(chǎn)生正常分割時(shí)鐘(CLK0)(其時(shí)鐘周期對(duì)應(yīng)于從CLK上升沿的兩個(gè)時(shí)鐘周期)；以及子正常分割時(shí)鐘，其為CLK0的反向信號(hào)。同樣地，第二1/2時(shí)鐘分割器31接收該子正常輸入時(shí)鐘(CLKB)，將該子正常輸入時(shí)鐘(CLKB)除以2，并且產(chǎn)生正常分割時(shí)鐘CLK1(其時(shí)鐘周期對(duì)應(yīng)于從CLKB上升沿的CLK的兩個(gè)時(shí)鐘周期)；以及CLK1B，其為CLK1的反向信號(hào)。
接著，第一可變延遲裝置32延遲該正常分割時(shí)鐘(CLK0)，而第二可變延遲裝置33延遲該子正常分割時(shí)鐘(CLK1B)。此時(shí)，第一可變延遲裝置32和第二可變延遲裝置33的延遲量均會(huì)隨著頻率檢測(cè)器34所輸出的電壓信號(hào)(Vfreq)而改變，而且每個(gè)延遲彼此相同。頻率檢測(cè)器34是一通過(guò)改變正常輸入時(shí)鐘(CLK)的頻率而改變輸出電壓的電路。作為用于體現(xiàn)該頻率檢測(cè)電路的簡(jiǎn)易方法，建議可計(jì)數(shù)在一恒定時(shí)鐘周期間的時(shí)鐘傳輸數(shù)量，然后利用一數(shù)字模擬轉(zhuǎn)換器將其轉(zhuǎn)換成一模擬值。該第一延遲裝置32和第二延遲裝置33執(zhí)行運(yùn)算使得兩個(gè)時(shí)鐘信號(hào)具有相同相位，以便在第一時(shí)鐘混合器35和第二時(shí)鐘混合器36中被良好地組合。同樣，前述的模擬值取決于輸入時(shí)鐘的頻率。所以使用頻率檢測(cè)器34。如果輸入時(shí)鐘的頻率增加，電壓信號(hào)(Vfreq)便會(huì)增加。
同時(shí)，通過(guò)經(jīng)由該第一時(shí)鐘混合器，第一延遲時(shí)鐘CLK0(如圖4的虛線所示)變成第一組合信號(hào)。第二延遲時(shí)鐘CLK1B(如圖4的虛線所示)在第二混合器36中和正常分割時(shí)鐘CLK0組合。在這里，可利用這些時(shí)鐘的時(shí)鐘沿的相位間的平均值來(lái)混合這些時(shí)鐘。
在XOR門(mén)37對(duì)第一時(shí)鐘混合器35和第二時(shí)鐘混合器36的第一混合信號(hào)和第二混合信號(hào)(MIX0和MIX1)進(jìn)行“異”運(yùn)算。結(jié)果，這些時(shí)鐘的占空度便會(huì)精確地成為50％，而且產(chǎn)生一和輸入時(shí)鐘(CLK和CLKB)具有相等的時(shí)鐘周期的占空度校正后的時(shí)鐘DC-CLK。
圖5為包含圖3的DCC電路的模擬DLL的示意圖。
參考圖5，包含該DCC電路的模擬DLL的構(gòu)造和操作方式和傳統(tǒng)的模擬DLL相似。不過(guò)，在本發(fā)明中，正常輸入時(shí)鐘CLK會(huì)通過(guò)位于第一延遲線53前面的第一1/2時(shí)鐘分割器51，而子正常輸入時(shí)鐘CLKB則會(huì)通過(guò)位于第二延遲線54前面的第二1/2時(shí)鐘分割器52。另外，DCC核心電路55則位于第一延遲線53和第二延遲線54的后面。
第一1/2時(shí)鐘分割器51和第二1/2時(shí)鐘分割器52以及DCC核心電路55被置于第一延遲線53和第一延遲線54之間，以便防止輸入時(shí)鐘(CLK和CLKB)的失真占空度發(fā)生更嚴(yán)重的失真。時(shí)鐘一旦被分割之后，便可精確獲得50％的占空度。因此，便可將因該DLL本身的失真所導(dǎo)致的錯(cuò)誤操作的可能性降至最低程度。另外，DCC核心電路55被置于第一延遲線53和第一延遲線54的后面，從而可確保精確獲得50％的占空度。該DCC電路的這種操作結(jié)果僅可在正常的DLL操作狀態(tài)中獲得。
在本發(fā)明的優(yōu)選實(shí)施例中，利用頻率檢測(cè)器和第一可變延遲裝置及第二可變延遲裝置來(lái)有效地混合各個(gè)時(shí)鐘，然而，即使未使用頻率檢測(cè)器和第一可變延遲裝置及第二可變延遲裝置，其差別也不大。
另外，雖然本發(fā)明的優(yōu)選實(shí)施例使用的是1/2時(shí)鐘分割器，不過(guò)本發(fā)明也可使用1/4或1/8時(shí)鐘分割器來(lái)提供相同的結(jié)果。
另外，雖然本發(fā)明是以模擬DLL來(lái)實(shí)現(xiàn)DLL電路；不過(guò)，本發(fā)明的DLL電路也可以用其它種類(lèi)的DLL來(lái)實(shí)現(xiàn)，例如寄存器控制型DLL或數(shù)字DLL。
如上所述，本發(fā)明可減低DLL電路的電消耗。另外，也可減少該DLL電路所占用的面積。
雖然已針對(duì)特殊具體實(shí)施例來(lái)顯示且說(shuō)明本發(fā)明，不過(guò)，本領(lǐng)域技術(shù)人員將會(huì)明白，在不脫離隨附權(quán)利要求所定義的本發(fā)明的精神和范圍下，可對(duì)本發(fā)明進(jìn)行各種變化和修改。
權(quán)利要求
1.一種占空度校正電路，其包括一第一時(shí)鐘分割部件和一第二時(shí)鐘分割部件，用于分割一正常輸入時(shí)鐘和一子正常輸入時(shí)鐘；一第一時(shí)鐘混合部件，用于混合所述第一時(shí)鐘分割部件的正常輸出時(shí)鐘和第二時(shí)鐘分割部件的正常輸出時(shí)鐘；一第二時(shí)鐘混合部件，用于混合所述第一時(shí)鐘分割部件的正常輸出時(shí)鐘和第二時(shí)鐘分割部件的子正常輸出時(shí)鐘；以及一邏輯組合部件，用于通過(guò)以邏輯方式組合所述第一時(shí)鐘混合部件或第二時(shí)鐘混合部件的輸出，產(chǎn)生一占空度校正時(shí)鐘，所產(chǎn)生的占空度校正時(shí)鐘的時(shí)鐘周期與所述正常輸入時(shí)鐘和子正常輸入時(shí)鐘的時(shí)鐘周期相同。
2.如權(quán)利要求1所述的占空度校正電路，其中，所述第一時(shí)鐘分割部件和第二時(shí)鐘分割部件分別包括1/2時(shí)鐘分割器。
3.一種占空度校正電路，其包括一第一時(shí)鐘分割部件和一第二時(shí)鐘分割部件，用于通過(guò)將一正常輸入時(shí)鐘和一子輸入時(shí)鐘除以2，產(chǎn)生一正常輸出時(shí)鐘和一子輸出時(shí)鐘；一頻率檢測(cè)器，用于檢測(cè)所述正常輸入時(shí)鐘和子輸入時(shí)鐘的頻率，并產(chǎn)生與檢測(cè)的頻率相對(duì)應(yīng)的電壓信號(hào)；一第一可變延遲部件，用于通過(guò)基于所述電壓信號(hào)延遲所述第一時(shí)鐘分割部件的正常輸出時(shí)鐘，產(chǎn)生一第一延遲信號(hào)；一第二可變延遲部件，用于通過(guò)基于來(lái)自所述頻率檢測(cè)器的電壓信號(hào)延遲所述第二時(shí)鐘分割部件的子正常輸出時(shí)鐘，產(chǎn)生一第二延遲信號(hào)；一第一時(shí)鐘混合部件，用于混合所述第一延遲信號(hào)和所述第二時(shí)鐘分割部件的子正常輸出時(shí)鐘，并產(chǎn)生一第一混合信號(hào)；一第二時(shí)鐘混合部件，用于混合所述正常輸出時(shí)鐘和所述第二延遲信號(hào)，并產(chǎn)生一第二混合信號(hào)；以及一邏輯組合部件，用于通過(guò)以邏輯方式組合所述第一混合信號(hào)和第二混合信號(hào)，產(chǎn)生一占空度校正時(shí)鐘，所產(chǎn)生的占空度校正時(shí)鐘的時(shí)鐘周期與所述正常輸入時(shí)鐘或子正常輸入時(shí)鐘的時(shí)鐘周期相同。
4.如權(quán)利要求3所述的占空度校正電路，其中，所述邏輯組合部件包括一XOR門(mén)，用于接收所述第一混合信號(hào)和第二混合信號(hào)。
5.一種具有用于延遲一正常輸入時(shí)鐘和一子正常輸入時(shí)鐘的第一延遲線和第二延遲線的延遲鎖相環(huán)(DLL)，該延遲鎖相環(huán)(DLL)包括一位于所述第一延遲線和第二延遲線前面的第一時(shí)鐘分割部件和第二時(shí)鐘分割部件，用于將所述正常輸入時(shí)鐘和子輸入時(shí)鐘除以2，并產(chǎn)生一第一分割信號(hào)和一第二分割信號(hào)；一頻率檢測(cè)部件，用于檢測(cè)所述正常輸入時(shí)鐘和子輸入時(shí)鐘的頻率，并產(chǎn)生與檢測(cè)的頻率相對(duì)應(yīng)的電壓信號(hào)；一第一可變延遲部件，用于通過(guò)根據(jù)所述電壓信號(hào)來(lái)延遲與來(lái)自所述第一時(shí)鐘分割部件的第一分割信號(hào)相對(duì)應(yīng)的第一延遲線的輸出時(shí)鐘，產(chǎn)生第一延遲信號(hào)；一第二可變延遲部件，用于通過(guò)根據(jù)所述電壓信號(hào)來(lái)延遲與來(lái)自所述第二時(shí)鐘分割部件的第二分割信號(hào)相對(duì)應(yīng)的第二延遲線的輸出時(shí)鐘，產(chǎn)生第二延遲信號(hào)；一第一時(shí)鐘混合部件，用于混合所述第二延遲線的輸出時(shí)鐘和與所述第二時(shí)鐘分割部件的第二分割信號(hào)相對(duì)應(yīng)的第一可變延遲部件的第一延遲信號(hào)；一第二時(shí)鐘混合部件，用于混合所述第一延遲線的輸出時(shí)鐘和與所述第一時(shí)鐘分割部件的第一分割信號(hào)相對(duì)應(yīng)的第二可變延遲部件的第二延遲信號(hào)；以及一邏輯組合部件，用于通過(guò)以邏輯方式組合所述第一混合信號(hào)和第二混合信號(hào)，產(chǎn)生一占空度校正時(shí)鐘，所產(chǎn)生的占空度校正時(shí)鐘的時(shí)鐘周期與所述正常輸入時(shí)鐘和子正常輸入時(shí)鐘的時(shí)鐘周期相同。
6.如權(quán)利要求5所述的延遲鎖相環(huán)(DLL)，其中，所述邏輯組合部件包括一XOR門(mén)，用于接收所述第一混合信號(hào)和第二混合信號(hào)作為輸入。
全文摘要
本發(fā)明提供一種占空度校正電路(DCC)及具有該占空度校正電路的延遲鎖相環(huán)(DLL)。本發(fā)明的占空度校正電路包括一第一時(shí)鐘分割單元及一第二時(shí)鐘分割單元，用于分割一正常輸入時(shí)鐘及一子正常輸入時(shí)鐘；一第一時(shí)鐘混合單元；一第二時(shí)鐘混合單元；以及一邏輯組合單元，用于產(chǎn)生一占空度校正時(shí)鐘。此外，本發(fā)明的延遲鎖相環(huán)(DLL)包括一第一時(shí)鐘分割單元及一第二時(shí)鐘分割單元；一頻率檢測(cè)單元；一第一可變延遲單元；一第二可變延遲單元；一第一時(shí)鐘混合單元；一第二時(shí)鐘混合單元；以及一邏輯組合單元。
文檔編號(hào)H03K5/156GK1499726SQ20031010266
公開(kāi)日2004年5月26日 申請(qǐng)日期2003年10月28日 優(yōu)先權(quán)日2002年10月30日
發(fā)明者洪祥熏, 金世埈, 鞠廷勛 申請(qǐng)人:海力士半導(dǎo)體有限公司