專利名稱：觸發(fā)器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高速動(dòng)作的觸發(fā)器電路，詳細(xì)講涉及一種晶體管數(shù)量少、低耗電的觸發(fā)器電路。
背景技術(shù)：
一般，在半導(dǎo)體集成電路中的邏輯電路中，觸發(fā)器電路對(duì)面積、耗電、關(guān)鍵路徑延遲的影響大，希望觸發(fā)器電路能小面積化、低耗電化、高速化。
以往，針對(duì)高速用途，有一種采用了在比時(shí)鐘周期短的脈沖寬度期間進(jìn)行數(shù)據(jù)存取的鎖存電路的觸發(fā)器電路。以下，對(duì)這種結(jié)構(gòu)的觸發(fā)器電路的現(xiàn)有技術(shù)例進(jìn)行說(shuō)明。
圖13表示被稱為SDFF(Semi-Dynamic Flip-Flop)的觸發(fā)器電路的一構(gòu)成例。
在圖13中，D表示輸入端子，CK表示時(shí)鐘端子，Q表示輸出端子。MP1、MP2表示PMOS晶體管，MN1、MN2、MN3、MN4以及MN5表示NMOS晶體管，INV1、INV2、INV3、INV4、INV5以及INV6表示反相電路，NAND1表示NAND電路。另外，CKD以及n1表示節(jié)點(diǎn)，IQ表示內(nèi)部輸出端子、QB表示反相輸出端子。
上述PMOS晶體管MP1和3個(gè)上述NMOS晶體管MN1、MN2、MN3串聯(lián)連接，上述PMOS晶體管MP1的源極連接在電源上，上述NMOS晶體管MN3的源極接地。上述反相電路INV1、INV2構(gòu)成將時(shí)鐘端子CK的時(shí)鐘信號(hào)(以下稱為時(shí)鐘信號(hào)CK)延遲后傳送給上述NAND電路NAND1的輸入端子上的延遲電路，串聯(lián)插入到上述時(shí)鐘端子CK和上述NAND電路NAND1的上述輸入端子之間。上述NAND電路NAND1的2個(gè)輸入端子中的與上述反相電路INV2的輸出端子連接的上述輸入端子為節(jié)點(diǎn)CKD，另一方的輸入端子為節(jié)點(diǎn)n1。上述節(jié)點(diǎn)n1與上述PMOS晶體管MP1和上述NMOS晶體管MN1之間的連接點(diǎn)、上述反相電路INV3的輸出端子、上述PMOS晶體管MP2與上述NMOS晶體管MN5之間的連接點(diǎn)連接。另外，上述NAND電路NAND1的輸出端子與上述NMOS晶體管MN1的柵極端子連接。上述反相電路INV3、INV4構(gòu)成為將上述反相電路INV3的輸出端子連接在上述反相電路INV4的輸入端子上、將上述反相電路INV4的輸出端子連接在上述反相電路INV3的輸入端子上的鎖存電路，為了保持上述節(jié)點(diǎn)n1的值，將上述反相電路INV3的輸出側(cè)和上述反相電路INV4的輸入側(cè)連接在上述節(jié)點(diǎn)n1上。上述PMOS晶體管MP2與上述NMOS晶體管MN4、MN5串聯(lián)連接。上述PMOS晶體管MP2的源極連接在電源上，上述NMOS晶體管MN5的源極接地。另外，上述時(shí)鐘端子CK與上述PMOS晶體管MP1的柵極、上述NMOS晶體管MN3、MN4的各柵極、上述反相電路INV1的輸入端子連接。上述反相電路INV5、INV6和上述反相電路INV3、INV4同樣，構(gòu)成鎖存電路，保持上述反相輸出端子QB的值。
在美國(guó)專利第5917355號(hào)說(shuō)明書(shū)(第3～7欄以及圖4)中，在輸出級(jí)沒(méi)有采用上述反相電路INV7，觸發(fā)器電路從上述內(nèi)部輸出端子IQ直接驅(qū)動(dòng)外部。但是，為了防止由上述反相電路INV5、INV6保持的數(shù)據(jù)因施加在輸出布線上的串?dāng)_噪聲而發(fā)生變化，或者當(dāng)輸出負(fù)載大時(shí)動(dòng)作速度極端降低的情況，采用上述反相電路INV7來(lái)驅(qū)動(dòng)輸出負(fù)載是很實(shí)用的。因此，以下對(duì)包括上述反相電路INV7的情況進(jìn)行說(shuō)明。
在圖13中，在上述時(shí)鐘信號(hào)CK處于低電平的期間的初始狀態(tài)下，由上述PMOS晶體管MP1對(duì)上述節(jié)點(diǎn)n1充電，向高電平轉(zhuǎn)移。這時(shí)，由于上述NMOS晶體管MN4以及上述PMOS晶體管MP2處于截止?fàn)顟B(tài)，上述輸出端子Q保持以前的值。
然后，當(dāng)上述時(shí)鐘信號(hào)CK轉(zhuǎn)移到高電平時(shí)，上述節(jié)點(diǎn)CKD并不會(huì)立即轉(zhuǎn)移到高電平，由上述反相電路INV1、INV2延遲后才轉(zhuǎn)移到高電平。在上述時(shí)鐘信號(hào)CK為高電平并且上述節(jié)點(diǎn)CKD的信號(hào)為低電平的期間(以后稱為評(píng)價(jià)期間)，由于上述NMOS晶體管MN1變成導(dǎo)通狀態(tài)，在該期間如果輸入端子D的輸入信號(hào)(以下稱為輸入信號(hào)D)為高電平，則上述節(jié)點(diǎn)n1的信號(hào)由于電平放電而轉(zhuǎn)移到低電平，由上述PMOS晶體管MP2將上述內(nèi)部輸出端子IQ的信號(hào)轉(zhuǎn)移到高電平，經(jīng)過(guò)延遲，上述輸出端子Q的輸出信號(hào)也轉(zhuǎn)移到高電平。另一方面，在上述評(píng)價(jià)期間，如果上述輸入信號(hào)D為低電平，則由于NMOS晶體管MN2為截止?fàn)顟B(tài)，所以上述節(jié)點(diǎn)n1的信號(hào)仍維持高電平，上述NMOS晶體管MN4、MN5成為導(dǎo)通狀態(tài)，使上述內(nèi)部輸出端子IQ的信號(hào)轉(zhuǎn)移到低電平，經(jīng)過(guò)延遲，上述輸出端子Q的輸出信號(hào)也轉(zhuǎn)移到低電平。
然后，上述時(shí)鐘信號(hào)CK為高電平并且上述節(jié)點(diǎn)CKD的信號(hào)轉(zhuǎn)移到高電平的狀態(tài)(以下稱為保持期間)，這時(shí)，如果上述節(jié)點(diǎn)n1的信號(hào)是高電平，由上述NAND電路NAND1使上述NMOS晶體管MN1成截止?fàn)顟B(tài)，對(duì)上述輸入信號(hào)D的值不影響，由上述反相電路INV3、INV4將上述節(jié)點(diǎn)n1的信號(hào)保持在高電平。另一方面，當(dāng)上述節(jié)點(diǎn)n1為低電平的狀態(tài)下進(jìn)入到保持期間時(shí)，由于上述PMOS晶體管MP1為截止?fàn)顟B(tài)，與上述輸入信號(hào)D的值無(wú)關(guān)，由上述反相電路INV3、INV4將上述節(jié)點(diǎn)n1的信號(hào)保持在低電平。
專利文獻(xiàn)1美國(guó)專利第5917355號(hào)說(shuō)明書(shū)(第3～7欄以及圖4)但是，經(jīng)過(guò)本發(fā)明人等的探討表明，在上述現(xiàn)有技術(shù)的觸發(fā)器電路中存在以下的缺點(diǎn)。即，在圖13所示的現(xiàn)有技術(shù)的電路中，時(shí)鐘信號(hào)CK從低電平向高電平轉(zhuǎn)移進(jìn)入到評(píng)價(jià)期間時(shí)，當(dāng)輸入信號(hào)D為高電平時(shí)，為了使節(jié)點(diǎn)n1可靠地從高電平轉(zhuǎn)移到低電平，需要在NMOS晶體管MN2、MN3導(dǎo)通的基礎(chǔ)上，使NMOS晶體管MN1也保持一定期間的導(dǎo)通狀態(tài)。因此，在將上述時(shí)鐘信號(hào)CK向節(jié)點(diǎn)CKD傳輸?shù)穆窂街行枰渲糜煞聪嚯娐稩NV1、INV2構(gòu)成的延遲電路，增加這兩個(gè)反相電路INV1、INV2后，構(gòu)成中的MOS晶體管的數(shù)量增多，存在布局面積增大的問(wèn)題。在圖13的構(gòu)成中，電路由25個(gè)MOS晶體管構(gòu)成。
另外，如上述那樣在輸入信號(hào)D為高電平、時(shí)鐘信號(hào)CK從低電平向高電平轉(zhuǎn)移時(shí)，節(jié)點(diǎn)n1的信號(hào)雖然從高電平向低電平轉(zhuǎn)移，但在這之后的時(shí)鐘信號(hào)CK從高電平向低電平轉(zhuǎn)移而返回到初始狀態(tài)的過(guò)程中，由于PMOS晶體管MP1導(dǎo)通，NMOS晶體管MN3截止，所以節(jié)點(diǎn)n1的信號(hào)被固定在高電平上。因此，節(jié)點(diǎn)n1固定在高電平不取決于NMOS晶體管MN1的動(dòng)作。但是，NAND電路NAND1的輸出，從當(dāng)初的高電平先轉(zhuǎn)移到低電平，然后，經(jīng)過(guò)由反相電路INV3、INV4構(gòu)成的延遲電路的延遲時(shí)間后再次轉(zhuǎn)移到高電平，在不需要的情況下使NMOS晶體管MN1截止。這樣，在圖13的現(xiàn)有技術(shù)的電路中，包含有無(wú)作為消耗電能的電路動(dòng)作。

發(fā)明內(nèi)容
本發(fā)明正是解決上述現(xiàn)有的問(wèn)題點(diǎn)的發(fā)明，其目的在于提供一種所用MOS晶體管的數(shù)量少、并且耗電小的觸發(fā)器電路，以及即使構(gòu)成中的晶體管數(shù)量和以前相同也可以提高動(dòng)作速度的觸發(fā)器電路。
為解決上述課題，在本發(fā)明中，在不設(shè)置專用的由反相電路INV1、INV2構(gòu)成的延遲電路的情況下構(gòu)成SDFF的觸發(fā)器電路，并且通過(guò)消除返回初始狀態(tài)時(shí)的不需要的電路動(dòng)作，盡可能減少所用MOS晶體管的數(shù)量并且消除無(wú)為的電能消耗。
即，本發(fā)明之1所述發(fā)明的觸發(fā)器電路，其特征在于包括輸入端子、時(shí)鐘端子、輸出端子；輸入向所述輸入端子輸入的信號(hào)以及所述時(shí)鐘端子的時(shí)鐘信號(hào)的輸入部；鎖存所述輸入部的輸出的鎖存電路；具有第1節(jié)點(diǎn)、控制所述輸入部的動(dòng)作的控制部；以及從所述輸出端子輸出信號(hào)的輸出部。所述輸入部，作為控制信號(hào)接收所述控制部的第1節(jié)點(diǎn)的電平，并且具有第2節(jié)點(diǎn)，當(dāng)所述時(shí)鐘端子的時(shí)鐘信號(hào)為低電平時(shí)與所述輸入端子的輸入信號(hào)值無(wú)關(guān)地從所述第2節(jié)點(diǎn)輸出高電平信號(hào)，當(dāng)所述時(shí)鐘端子的時(shí)鐘信號(hào)為高電平并且所述控制部的第1節(jié)點(diǎn)的控制信號(hào)為高電平時(shí)從所述第2節(jié)點(diǎn)輸出取決于所述輸入端子的輸入信號(hào)的邏輯信號(hào)。所述鎖存電路，接收所述輸入部的第2節(jié)點(diǎn)的信號(hào)，并且具有第3節(jié)點(diǎn)，當(dāng)所述時(shí)鐘端子的時(shí)鐘信號(hào)為高電平并且所述控制部的第1節(jié)點(diǎn)的控制信號(hào)為低電平時(shí)保持所述第2節(jié)點(diǎn)的信號(hào)，并從所述第3節(jié)點(diǎn)輸出將所述輸入部的第2節(jié)點(diǎn)的信號(hào)邏輯反相后的信號(hào)。所述控制部，接收所述時(shí)鐘端子的時(shí)鐘信號(hào)以及所述鎖存電路的所述第3節(jié)點(diǎn)的信號(hào)，當(dāng)所述時(shí)鐘端子的時(shí)鐘信號(hào)為低電平時(shí)從所述第1節(jié)點(diǎn)輸出高電平的信號(hào)，當(dāng)所述時(shí)鐘端子的時(shí)鐘信號(hào)為高電平時(shí)從所述第1節(jié)點(diǎn)輸出將與所述鎖存電路的所述第3節(jié)點(diǎn)的信號(hào)相同電平的信號(hào)經(jīng)過(guò)給定延遲值延時(shí)后的信號(hào)。所述輸出部，接收所述控制部的所述第1節(jié)點(diǎn)的信號(hào)以及所述鎖存電路的所述第3節(jié)點(diǎn)的信號(hào)，當(dāng)所述控制部的所述第1節(jié)點(diǎn)的信號(hào)為高電平并且所述鎖存電路的所述第3節(jié)點(diǎn)的信號(hào)為低電平時(shí)，保持所述輸出端子的信號(hào)，當(dāng)所述控制部的所述第1節(jié)點(diǎn)的信號(hào)為低電平時(shí)，從所述輸出端子輸出取決于所述第1節(jié)點(diǎn)的信號(hào)的邏輯信號(hào)，另外當(dāng)所述第3節(jié)點(diǎn)的信號(hào)為高電平時(shí)，輸出取決于所述第3節(jié)點(diǎn)的信號(hào)的邏輯信號(hào)。
本發(fā)明之2所述發(fā)明的觸發(fā)器電路，其特征在于包括輸入端子、時(shí)鐘端子、輸出端子；輸入向上述輸入端子輸入的信號(hào)以及上述時(shí)鐘端子的時(shí)鐘信號(hào)的輸入部；鎖存上述輸入部的輸出的鎖存電路；具有第1節(jié)點(diǎn)、控制上述輸入部的動(dòng)作的控制部；以及從上述輸出端子輸出信號(hào)的輸出部。上述輸入部，作為控制信號(hào)接收上述控制部的第1節(jié)點(diǎn)的電平，并且具有第2節(jié)點(diǎn)，當(dāng)上述時(shí)鐘端子的時(shí)鐘信號(hào)為低電平時(shí)與上述輸入端子的輸入信號(hào)值無(wú)關(guān)從上述第2節(jié)點(diǎn)輸出高電平信號(hào)，當(dāng)上述時(shí)鐘端子的時(shí)鐘信號(hào)為高電平并且上述控制部的第1節(jié)點(diǎn)的控制信號(hào)為高電平時(shí)從上述第2節(jié)點(diǎn)輸出取決于上述輸入端子的輸入信號(hào)的邏輯信號(hào)。上述鎖存電路，接收上述輸入部的第2節(jié)點(diǎn)的信號(hào)，并且具有第3節(jié)點(diǎn)，當(dāng)上述時(shí)鐘端子的時(shí)鐘信號(hào)為高電平并且上述控制部的第1節(jié)點(diǎn)的控制信號(hào)為低電平時(shí)保持上述第2節(jié)點(diǎn)的信號(hào)，從上述第3節(jié)點(diǎn)輸出將上述輸入部的第2節(jié)點(diǎn)的信號(hào)邏輯反相后的信號(hào)。上述控制部，接收上述時(shí)鐘端子的時(shí)鐘信號(hào)以及上述鎖存電路的上述第3節(jié)點(diǎn)的信號(hào)，當(dāng)上述時(shí)鐘端子的時(shí)鐘信號(hào)為低電平時(shí)從上述第1節(jié)點(diǎn)輸出高電平的信號(hào)，當(dāng)上述時(shí)鐘端子的時(shí)鐘信號(hào)為高電平時(shí)從上述第1節(jié)點(diǎn)輸出將與上述鎖存電路的上述第3節(jié)點(diǎn)的信號(hào)相同電平的信號(hào)經(jīng)過(guò)給定延遲值延時(shí)后的信號(hào)。上述輸出部，在上述時(shí)鐘端子施加低電平信號(hào)時(shí)，保持上述輸出端子的信號(hào)，在上述時(shí)鐘端子施加高電平信號(hào)時(shí)，從上述輸出端子輸出取決于上述第2節(jié)點(diǎn)的信號(hào)的邏輯信號(hào)。
本發(fā)明之3所述發(fā)明，是在本發(fā)明之1所述的觸發(fā)器電路中，其特征在于上述控制部包括將向上述輸入部輸出的控制信號(hào)延遲的延遲電路。
本發(fā)明之4所述發(fā)明，是在本發(fā)明之2所述的觸發(fā)器電路中，其特征在于上述控制部包括將向上述輸入部輸出的控制信號(hào)延遲的延遲電路。
本發(fā)明之5所述發(fā)明，是在本發(fā)明之1所述的觸發(fā)器電路中，其特征在于上述鎖存電路，包括當(dāng)上述控制部的第1節(jié)點(diǎn)的信號(hào)為高電平并且上述鎖存電路的第3節(jié)點(diǎn)的信號(hào)為低電平時(shí)隔斷向上述輸入部的第2節(jié)點(diǎn)供給電流的路徑的第1隔斷裝置。
本發(fā)明之6所述發(fā)明，是在本發(fā)明之1所述的觸發(fā)器電路中，其特征在于上述鎖存電路，包括當(dāng)上述控制部的第1節(jié)點(diǎn)的信號(hào)為高電平并且上述鎖存電路的第3節(jié)點(diǎn)的信號(hào)為低電平時(shí)隔斷向上述輸入部的第2節(jié)點(diǎn)供給電流的路徑的第1隔斷裝置。
本發(fā)明之7所述發(fā)明，是在本發(fā)明之1所述的觸發(fā)器電路中，其特征在于上述輸出部，包括當(dāng)上述鎖存電路的第2節(jié)點(diǎn)的信號(hào)為低電平時(shí)，隔斷在上述控制部的第1節(jié)點(diǎn)上短暫出現(xiàn)的低電平信號(hào)向上述輸出端子傳遞的第2隔斷裝置。
本發(fā)明之8所述發(fā)明，是在本發(fā)明之2所述的觸發(fā)器電路中，其特征在于上述輸出部，包括當(dāng)上述鎖存電路的第2節(jié)點(diǎn)的信號(hào)為低電平時(shí)，隔斷在上述控制部的第1節(jié)點(diǎn)上短暫出現(xiàn)的低電平信號(hào)向上述輸出端子傳遞的第2隔斷裝置。
本發(fā)明之9所述發(fā)明，是在本發(fā)明之1所述的觸發(fā)器電路中，其特征在于上述輸出部，包括柵極端子與上述第2節(jié)點(diǎn)連接、源極與電源連接、漏極與上述輸出端子連接的PMOS晶體管。
本發(fā)明之10所述發(fā)明，是在本發(fā)明之2所述的觸發(fā)器電路中，其特征在于上述輸出部，包括柵極端子與上述第2節(jié)點(diǎn)連接、源極與電源連接、漏極與上述輸出端子連接的PMOS晶體管。
這樣，在本發(fā)明之1所述的發(fā)明中，利用與輸入部的第2節(jié)點(diǎn)(輸出節(jié)點(diǎn))連接的鎖存電路，將該鎖存電路的第3節(jié)點(diǎn)(輸出節(jié)點(diǎn))作為控制部的輸入使用，因而可以簡(jiǎn)化在現(xiàn)有技術(shù)的圖13中由2個(gè)反相電路INV1、INV2以及NAND電路NAND1構(gòu)成的部分，所以可以減少M(fèi)OS晶體管的數(shù)量，縮小布局面積。其結(jié)果可以降低電能消耗。
然后，在此基礎(chǔ)上，上述控制部，接收上述時(shí)鐘端子的時(shí)鐘信號(hào)以及上述鎖存電路的上述第3節(jié)點(diǎn)的信號(hào)，當(dāng)上述時(shí)鐘端子的時(shí)鐘信號(hào)為低電平時(shí)從上述第1節(jié)點(diǎn)輸出高電平的信號(hào)，當(dāng)上述時(shí)鐘端子的時(shí)鐘信號(hào)為高電平時(shí)，如果輸入信號(hào)為高電平，從上述第1節(jié)點(diǎn)輸出將與上述鎖存電路的上述第3節(jié)點(diǎn)的信號(hào)相同的高電平信號(hào)。因此，當(dāng)輸入信號(hào)為高電平時(shí)，本發(fā)明的觸發(fā)器電路，與時(shí)鐘信號(hào)從低電平向高電平的變化以及其相反的變化無(wú)關(guān)，可以將第1節(jié)點(diǎn)的電平固定在高電平，防止控制信號(hào)的電平不必要的變動(dòng)，可以削減無(wú)用的電能消耗。
另外，在本發(fā)明之2所述的發(fā)明中，向輸出部輸入的2個(gè)信號(hào)和上述發(fā)明不同，雖然改變了輸出部的電路構(gòu)成，但仍然原樣維持輸出部的電路功能，所以盡管只有輸出部采用了另外的電路，也可以和上述發(fā)明同樣，獲得控制部簡(jiǎn)化以及降低電能消耗的效果。
另外，在本發(fā)明之3以及4所述的發(fā)明中，在從控制部的第1節(jié)點(diǎn)向輸入部傳遞控制信號(hào)的路徑中插入了延遲電路，所以通過(guò)該延遲電路，將控制部的輸出信號(hào)向輸入部傳遞時(shí)可以獲得適當(dāng)?shù)难舆t時(shí)間，可以簡(jiǎn)易實(shí)現(xiàn)電路動(dòng)作的穩(wěn)定化。
另外，在本發(fā)明之5以及6所述的發(fā)明中，當(dāng)上述第1節(jié)點(diǎn)的信號(hào)為高電平并且上述第3節(jié)點(diǎn)的信號(hào)為低電平時(shí)，由于鎖存電路可以防止對(duì)上述第2節(jié)點(diǎn)的變化妨礙的動(dòng)作，可以縮短上述第2節(jié)點(diǎn)從高電平轉(zhuǎn)移到低電平的時(shí)間，使觸發(fā)器電路根據(jù)高速化。
進(jìn)一步，在本發(fā)明之7以及8所述的發(fā)明中，在上述觸發(fā)器電路中，當(dāng)在上述輸入端子上施加高電平并且上述時(shí)鐘端子的信號(hào)從低電平向高電平轉(zhuǎn)移時(shí)，即使產(chǎn)生上述第1節(jié)點(diǎn)的電位先下降然后再次返回到高電平的尖脈沖的情況，利用第2隔斷裝置可以防止尖脈沖向輸出端子輸出。
然后，在本發(fā)明之9以及10所述的發(fā)明中，在上述第2節(jié)點(diǎn)從高電平向低電平轉(zhuǎn)移時(shí)，由于可以使上述輸出端子高速轉(zhuǎn)移到高電平，所以可以防止在內(nèi)部產(chǎn)生的尖脈沖向輸出信號(hào)傳播，并且使觸發(fā)器電路更加高速化。
如上所述，依據(jù)本發(fā)明之1～10所述發(fā)明的觸發(fā)器電路，可以盡量削減構(gòu)成中的MOS晶體管的數(shù)量，降低電能消耗。賓服可防止從控制部向輸入部輸出的控制信號(hào)的不必要的變動(dòng)，可以進(jìn)一步降低電能消耗。
特別是，依據(jù)本發(fā)明之3以及4所述發(fā)明的觸發(fā)器電路，由于在從控制部向輸入部的輸出路徑中插入了延遲電路，所以可以在輸入部的狀態(tài)穩(wěn)定后從控制部向輸入部輸入控制信號(hào)，可以使觸發(fā)器電路的動(dòng)作穩(wěn)定。
依據(jù)本發(fā)明之5以及6所述發(fā)明的觸發(fā)器電路，當(dāng)在輸入端子上施加低電平信號(hào)，并且時(shí)鐘信號(hào)從低電平向高電平轉(zhuǎn)移時(shí)，由于縮短了輸入部的第2節(jié)點(diǎn)從高電平轉(zhuǎn)移到低電平的時(shí)間，具有使動(dòng)作進(jìn)一步高速化的效果。
依據(jù)本發(fā)明之7以及8所述發(fā)明的觸發(fā)器電路，當(dāng)?shù)?節(jié)點(diǎn)的信號(hào)為低電平時(shí)，由于隔斷了在第1節(jié)點(diǎn)上短暫出現(xiàn)的低電平信號(hào)向輸出端子的傳遞，所以可以防止在輸出端子上出現(xiàn)尖脈沖，可以降低電能消耗。
依據(jù)本發(fā)明之9以及10所述發(fā)明的觸發(fā)器電路，當(dāng)?shù)?節(jié)點(diǎn)的信號(hào)從高電平向低電平轉(zhuǎn)移時(shí)，由于使輸出端子高速提升到高電平，所以可以使觸發(fā)器電路的動(dòng)作更加高速化。


圖1表示本發(fā)明第1實(shí)施例中的觸發(fā)器電路的電路圖。
圖2表示圖1所示觸發(fā)器電路的動(dòng)作時(shí)序圖。
圖3表示本發(fā)明第2實(shí)施例中的觸發(fā)器電路的電路圖。
圖4表示本發(fā)明第3實(shí)施例中的觸發(fā)器電路的電路圖。
圖5表示本發(fā)明第4實(shí)施例中的觸發(fā)器電路的電路圖。
圖6表示本發(fā)明第4實(shí)施例中的另一觸發(fā)器電路的電路圖。
圖7表示本發(fā)明第4實(shí)施例中的又一觸發(fā)器電路的電路圖。
圖8表示本發(fā)明第5實(shí)施例中的觸發(fā)器電路的電路圖。
圖9表示圖8所示觸發(fā)器電路的動(dòng)作時(shí)序圖。
圖10表示本發(fā)明第6實(shí)施例中的觸發(fā)器電路的電路圖。
圖11表示本發(fā)明第7實(shí)施例中的觸發(fā)器電路的電路圖。
圖12表示本發(fā)明第8實(shí)施例中的觸發(fā)器電路的電路圖。
圖13表示現(xiàn)有技術(shù)的觸發(fā)器電路的電路圖。
圖中1—輸入部、2—鎖存電路、3—控制部、4—輸出部、10—延遲電路、12—第1隔斷裝置、13—第2隔斷裝置、MP3—PMOS晶體管、MP5-PMOS晶體管、MN6-NMOS晶體管、NAND NAND電路、INV—反相電路、N—節(jié)點(diǎn)、D—輸入端子、CK—時(shí)鐘端子、Q—輸出端子。
具體實(shí)施例方式
以下參照

本發(fā)明實(shí)施例的觸發(fā)器電路。
(第1實(shí)施例)圖1表示本發(fā)明第1實(shí)施例中的觸發(fā)器電路的電路圖。在該圖中，，D表示輸入端子，CK表示時(shí)鐘端子，Q表示輸出端子。1表示動(dòng)態(tài)型輸入部、2表示鎖存電路、3表示控制部、4表示靜態(tài)型輸出部。
上述控制部3具有第1節(jié)點(diǎn)n1，將該第1節(jié)點(diǎn)n1的信號(hào)作為控制信號(hào)來(lái)控制上述輸入部1的動(dòng)作。上述輸入部1，輸入上述時(shí)鐘端子CK的時(shí)鐘信號(hào)(以下簡(jiǎn)稱為時(shí)鐘信號(hào)CK)和上述輸入端子D的輸入信號(hào)(以下簡(jiǎn)稱為輸入信號(hào)D)，并且具有第2節(jié)點(diǎn)n2，從該第2節(jié)點(diǎn)n2輸出信號(hào)。上述鎖存電路2輸入來(lái)自上述輸入部1的第2節(jié)點(diǎn)n2的輸出信號(hào)，并且具有第3節(jié)點(diǎn)n3，將來(lái)自上述輸入部1的輸出信號(hào)鎖存，從上述第3節(jié)點(diǎn)n3輸出鎖存信號(hào)。上述輸出部4，輸入上述鎖存電路2的輸出信號(hào)以及上述控制部3的輸出信號(hào)，從上述輸出端子Q輸出信號(hào)。
具體講，上述輸入部，包括PMOS晶體管MP1和3個(gè)NMOS晶體管MN1、MN2、MN3，在該輸入部中，PMOS晶體管MP1和3個(gè)NMOS晶體管MN1、MN2、MN3串聯(lián)連接，并且上述PMOS晶體管MP1的源極與電源連接，上述NMOS晶體管MN3的源極接地。另外，上述PMOS晶體管MP1的漏極與上述NMOS晶體管MN1的漏極之間的連接點(diǎn)為第2節(jié)點(diǎn)n2。在該電路構(gòu)成中，上述輸入部1，在上述時(shí)鐘信號(hào)CK為低電平時(shí)，由于上述PMOS晶體管MP1導(dǎo)通，上述NMOS晶體管MN3截止，所以與上述輸入信號(hào)D的值無(wú)關(guān)，從上述第2節(jié)點(diǎn)n2輸出高電平的信號(hào)。另外，當(dāng)上述時(shí)鐘信號(hào)CK為高電平，并且上述控制部3的第1節(jié)點(diǎn)n1的信號(hào)電平(控制信號(hào))為高電平時(shí)，由于NMOS晶體管MN1、MN3導(dǎo)通，所以上述輸入部1，在輸入信號(hào)D為高電平時(shí)使第2節(jié)點(diǎn)n2的信號(hào)變成低電平，相反，當(dāng)輸入信號(hào)D為低電平時(shí)使第2節(jié)點(diǎn)n2的信號(hào)變成高電平。即，這時(shí)，取決于上述輸入信號(hào)D，將該輸入信號(hào)D邏輯反相后的值的信號(hào)從上述第2節(jié)點(diǎn)n2輸出。另外，當(dāng)上述時(shí)鐘信號(hào)CK為高電平并且上述節(jié)點(diǎn)n1的信號(hào)為低電平時(shí)，PMOS晶體管MP1以及NMOS晶體管MN3均截止，在上述第2節(jié)點(diǎn)n2上由上述鎖存電路2保持信號(hào)電平。
上述鎖存電路2，包括2個(gè)反相電路INV1、INV2，上述反相電路INV1的輸出端子與上述反相電路INV2的輸入端子連接，上述反相電路INV2的輸出端子與上述反相電路INV1的輸入端子連接。在該鎖存電路2中的上述反相電路INV1的輸入端子上，連接有作為上述輸入部1的輸出的上述第2節(jié)點(diǎn)n2，并且以上述反相電路INV1的輸出端子作為上述第3節(jié)點(diǎn)n3。在該電路構(gòu)成中，上述反相電路INV1將上述輸入部1的第2節(jié)點(diǎn)n2的信號(hào)邏輯反相后從上述第3節(jié)點(diǎn)n3輸出。
上述控制部3，包括2個(gè)PMOS晶體管MP2、MP3、和NMOS晶體管MN4。在該控制部3中，上述PMOS晶體管MP2和上述NMOS晶體管MN4串聯(lián)連接并且上述PMOS晶體管MP2的源極與電源連接，上述NMOS晶體管MN4的源極與上述第3節(jié)點(diǎn)n3連接。另外，上述PMOS晶體管MP2的柵極與上述NMOS晶體管MN4的柵極連接，其連接點(diǎn)與上述時(shí)鐘端子CK連接。作為該控制部3的輸出端子的上述PMOS晶體管MP2的漏極和上述NMOS晶體管MN4的漏極之間的連接點(diǎn)與上述第1節(jié)點(diǎn)n1連接，以該第1節(jié)點(diǎn)n1的信號(hào)作為控制信號(hào)，向上述輸入部1的NMOS晶體管MN3的柵極輸入。另外，上述PMOS晶體管MP3的源極與電源連接，漏極與上述第1節(jié)點(diǎn)n1連接。
在這種電路構(gòu)成的控制部3中，當(dāng)上述時(shí)鐘信號(hào)CK為低電平時(shí)，由于PMOS晶體管MP2導(dǎo)通，NMOS晶體管MN4截止，所以從上述第1節(jié)點(diǎn)n1輸出高電平信號(hào)。另外，當(dāng)上述時(shí)鐘信號(hào)CK為高電平時(shí)，由于PMOS晶體管MP2截止，NMOS晶體管MN4導(dǎo)通，所以上述鎖存電路2的第3節(jié)點(diǎn)n3的信號(hào)通過(guò)上述NMOS晶體管MN4傳遞到第1節(jié)點(diǎn)n1，因而從該第1節(jié)點(diǎn)n1輸出和上述鎖存電路2的第3節(jié)點(diǎn)n3相同電平的信號(hào)。這時(shí)，上述鎖存電路2的第3節(jié)點(diǎn)n3的信號(hào)，會(huì)延遲上述NMOS晶體管MN4對(duì)上述第1節(jié)點(diǎn)n1的電荷充放電的時(shí)間后，傳遞給上述第1節(jié)點(diǎn)n1。上述PMOS晶體管MP3的作用是，如后所述，當(dāng)在上述鎖存電路2的第3節(jié)點(diǎn)n3上施加高電平信號(hào)時(shí)會(huì)使上述第1節(jié)點(diǎn)n1的信號(hào)保持高電平，以及對(duì)上述鎖存電路2的第3節(jié)點(diǎn)n3的低電平信號(hào)向上述第1節(jié)點(diǎn)n1的傳遞進(jìn)行延遲。
上述輸出部4包括NAND電路NAND1、2個(gè)反相電路INV3、INV4、NMOS晶體管MN5，上述NAND電路NAND1的2個(gè)輸入端子中一方的輸入端子與上述控制部3的第1節(jié)點(diǎn)n1連接，另一方輸入端子與上述反相電路INV3的輸入端子連接，另外，上述NAND電路NAND1的輸出端子與所述反相電路INV3的輸入端子連接，以該連接點(diǎn)作為第4節(jié)點(diǎn)n4。該第4節(jié)點(diǎn)n4分別與上述控制部3的PMOS晶體管MP3的柵極、上述反相電路INV4的輸入端子、上述NMOS晶體管MN5的漏極連接。另外，上述NMOS晶體管MN5，其源極接地，柵極與上述鎖存電路2的第3節(jié)點(diǎn)n3連接。在這種電路構(gòu)成的輸出部4中，當(dāng)上述鎖存電路2的第3節(jié)點(diǎn)n3的信號(hào)為低電平并且上述控制部3的第1節(jié)點(diǎn)n1的信號(hào)為高電平時(shí)，由于上述NMOS晶體管MN5處于截止?fàn)顟B(tài)，所以由NAND電路NAND1以及反相電路INV3，保持輸出端子Q的輸出(以下簡(jiǎn)稱為輸出信號(hào)Q)的值。另外，當(dāng)上述鎖存電路2的第3節(jié)點(diǎn)n3的信號(hào)為高電平并且上述控制部3的第1節(jié)點(diǎn)n1的信號(hào)為高電平時(shí)，由于上述NMOS晶體管MN5處于導(dǎo)通狀態(tài)，第4節(jié)點(diǎn)n4的信號(hào)成為低電平，從上述輸出端子Q輸出高電平信號(hào)。當(dāng)上述鎖存電路2的第3節(jié)點(diǎn)n3的信號(hào)為低電平并且上述控制部3的第1節(jié)點(diǎn)n1的信號(hào)為低電平時(shí)，由于上述NMOS晶體管MN5處于截止?fàn)顟B(tài)并且在上述NAND電路NAND1上輸入上述控制部3的第1節(jié)點(diǎn)n1的信號(hào)，從第4節(jié)點(diǎn)n4輸出高電平信號(hào)，從上述輸出端子Q輸出低電平信號(hào)。
圖2表示圖1的觸發(fā)器電路的動(dòng)作時(shí)序圖。以下，采用圖2說(shuō)明圖1的觸發(fā)器電路的動(dòng)作。
在圖1中，當(dāng)時(shí)鐘信號(hào)CK為低電平的期間(圖2的t1、t4、t7的期間)，由PMOS晶體管MP1、MP2分別將輸入部1的第2節(jié)點(diǎn)n2以及控制部3的第1節(jié)點(diǎn)n1的信號(hào)設(shè)定成高電平。這時(shí)，上述第3節(jié)點(diǎn)n3成為將上述第2節(jié)點(diǎn)n2的信號(hào)邏輯反相后的低電平狀態(tài)，因此，上述輸出部4的NMOS晶體管MN5截止，由上述NAND電路NAND1和上述反相電路INV3保持上述輸出信號(hào)Q的值。
然后，當(dāng)時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平時(shí)，如果上述輸入信號(hào)D為高電平(圖2的t2期間)，由于上述NMOS晶體管MN1、MN2、MN3均處于導(dǎo)通狀態(tài)，所以上述輸入部1的第2節(jié)點(diǎn)n2，的電荷經(jīng)放電后成為低電平。這時(shí)，上述第3節(jié)點(diǎn)n3的信號(hào)隨著上述第2節(jié)點(diǎn)n2的信號(hào)轉(zhuǎn)移到低電平而轉(zhuǎn)移到高電平。這樣，上述輸出部4的NMOS晶體管MN5導(dǎo)通，輸出部4的第4節(jié)點(diǎn)n4的信號(hào)轉(zhuǎn)移到低電平，上述第4節(jié)點(diǎn)n4的信號(hào)經(jīng)過(guò)反相電路INV4邏輯反相后，輸出信號(hào)Q轉(zhuǎn)移到高電平。另外，由于伴隨著上述時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平，控制部3的NMOS晶體管MN4會(huì)導(dǎo)通，所以雖然最初第1節(jié)點(diǎn)n1的信號(hào)要從高電平轉(zhuǎn)移到第3節(jié)點(diǎn)n3的低電平，但當(dāng)而后的上述節(jié)點(diǎn)n3轉(zhuǎn)移到高電平后，向低電平的轉(zhuǎn)移就會(huì)停止(這時(shí)所產(chǎn)生的波形稱為尖脈沖)。在該第1節(jié)點(diǎn)n1上產(chǎn)生的尖脈沖用圖2的符號(hào)g表示。這時(shí)，上述第1節(jié)點(diǎn)n1的電位雖然從高電平的電位下降了上述NMOS晶體管MN4的閾值電壓的量，但在上述第4節(jié)點(diǎn)n4的信號(hào)轉(zhuǎn)移到低電平后，上述PMOS晶體管MP3導(dǎo)通，又被拉回到高電平的電位上。
然后，當(dāng)上述第2節(jié)點(diǎn)n2的信號(hào)轉(zhuǎn)移到低電平并且上述時(shí)鐘信號(hào)CK為高電平時(shí)(圖2的t3期間)，即使上述輸入信號(hào)D從高電平變到低電平，鎖存電路2前后的節(jié)點(diǎn)n2、n3的信號(hào)也會(huì)由上述鎖存電路2保持。這樣，上述鎖存電路2的輸出節(jié)點(diǎn)(第3節(jié)點(diǎn)n3)轉(zhuǎn)移到高電平，經(jīng)過(guò)一定延遲時(shí)間后輸出信號(hào)Q的信號(hào)電平轉(zhuǎn)移到高電平后，輸出信號(hào)Q的電平被保持，而與上述輸入信號(hào)D的變化無(wú)關(guān)。
另一方面，當(dāng)時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平、輸入信號(hào)D為低電平時(shí)(圖2的t5期間)，由于輸入部1的NMOS晶體管MN2截止，所以第2節(jié)點(diǎn)n2的信號(hào)仍然保持在高電平。因此，鎖存電路2的第3節(jié)點(diǎn)n3的信號(hào)也保持在低電平。這樣，控制部3的第1節(jié)點(diǎn)n1，通過(guò)處于導(dǎo)通狀態(tài)的NMOS晶體管MN4，向該第3節(jié)點(diǎn)n3放電，而從高電平轉(zhuǎn)移到低電平。這時(shí)，在輸出部4，上述控制部3的第1節(jié)點(diǎn)n1的低電平信號(hào)輸入到NAND電路NAND1，第4節(jié)點(diǎn)n4的信號(hào)成為高電平，因而輸出信號(hào)Q成為低電平。
這樣，在控制部3的第1節(jié)點(diǎn)n1的信號(hào)轉(zhuǎn)移到低電平并且時(shí)鐘信號(hào)CK處于高電平狀態(tài)的圖2的t6期間，即使輸入信號(hào)D從低電平變化到高電平，輸入部1的NMOS晶體管MN3因上述控制部3的第1節(jié)點(diǎn)n1的低電平控制信號(hào)作用為截止?fàn)顟B(tài)，所以鎖存電路的第2節(jié)點(diǎn)n2不放電，保持在高電平。因此，向輸出部4的輸入信號(hào)(控制部3的第1節(jié)點(diǎn)n1的信號(hào))的電平以及鎖存電路2的第3節(jié)點(diǎn)n3的信號(hào)電平不變化，在輸出端子Q的低電平輸出，就與上述輸入信號(hào)D的變化無(wú)關(guān)，而保持原樣。
在本實(shí)施例中應(yīng)注意的點(diǎn)是，當(dāng)時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平并且輸入信號(hào)D為高電平時(shí)，如果在第2節(jié)點(diǎn)n2完全轉(zhuǎn)移到低電平之前，第1節(jié)點(diǎn)n1的信號(hào)已從高電平向低電平變化，則會(huì)出現(xiàn)第2節(jié)點(diǎn)n2的信號(hào)不能變化到低電平，或者變化速度慢的情況。另外，如果第1節(jié)點(diǎn)n1的信號(hào)從高電平向低電平的變化太遲，則當(dāng)時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平并且上述輸入信號(hào)D為低電平時(shí)，會(huì)增大從時(shí)鐘信號(hào)Ck的轉(zhuǎn)移到輸出信號(hào)的轉(zhuǎn)移的延遲時(shí)間。因此，為了使從第3節(jié)點(diǎn)n3到第1節(jié)點(diǎn)n1的延遲時(shí)間最佳，可以適當(dāng)調(diào)整控制部3的NMOS晶體管MN4的電流驅(qū)動(dòng)能力。另外，如果在第1節(jié)點(diǎn)n1上產(chǎn)生的尖脈沖波形g下降到比輸出部4的NAND電路NAND1的邏輯閾值還低的電壓時(shí)，第4節(jié)點(diǎn)n4、以及輸出端子Q也會(huì)產(chǎn)生尖脈沖，會(huì)增大電能消耗。因此，為了不使在第1節(jié)點(diǎn)n1上產(chǎn)生的尖脈沖波形g的最低電位低于上述NAND電路NAND1的邏輯閾值，可以適當(dāng)調(diào)整控制部3的PMOS晶體管MP3、以及NMOS晶體管MN4等的尺寸。即，在本實(shí)施例中，通過(guò)增大上述PMOS晶體管MP3的尺寸、減小上述NMOS晶體管MN4的尺寸，可以減小尖脈沖波形g的振幅。
在此，如果將圖13所示的現(xiàn)有技術(shù)電路和本實(shí)施例進(jìn)行比較，在現(xiàn)有技術(shù)電路中，當(dāng)時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平并且輸入信號(hào)D為高電平時(shí)，通過(guò)使PMOS晶體管MP1截止，3個(gè)NMOS晶體管MN1、MN2、MN3全導(dǎo)通，可以使第1節(jié)點(diǎn)n1的信號(hào)向低電平轉(zhuǎn)移，然后，由反相電路INV1、INV2構(gòu)成的延遲電路使節(jié)點(diǎn)CKD的電平從高電平向低電平變化。這時(shí)，為了使上述節(jié)點(diǎn)n1的信號(hào)可靠地轉(zhuǎn)移到低電平，需要在NMOS晶體管MN2、MN3導(dǎo)通動(dòng)作的基礎(chǔ)上，使NMOS晶體管MN1也保持導(dǎo)通狀態(tài)，因此，需要在將上述時(shí)鐘信號(hào)CK傳遞到節(jié)點(diǎn)CKD的路徑上配置由反相電路INV1、INV2構(gòu)成的延遲電路。
在本實(shí)施例的圖1的電路中，當(dāng)時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平并且輸入信號(hào)D為高電平時(shí)，PMOS晶體管MP1截止，3個(gè)NMOS晶體管MN1、MN2、MN3全導(dǎo)通。這樣，相當(dāng)于圖13的節(jié)點(diǎn)n1的圖1的第2節(jié)點(diǎn)n2的信號(hào)向低電平轉(zhuǎn)移的過(guò)程和現(xiàn)有技術(shù)相同。但是，在相當(dāng)于圖13的NAND電路NAND1的輸出節(jié)點(diǎn)的圖1的第1節(jié)點(diǎn)n1的信號(hào)電平，通過(guò)這時(shí)處于導(dǎo)通狀態(tài)的NMOS晶體管MN4，得到第3節(jié)點(diǎn)n3的高電平信號(hào)，保持在高電平。
其結(jié)果，本實(shí)施例的電路，不需要采用現(xiàn)有技術(shù)的圖13中的反相電路INV1、INV2，就可以使相當(dāng)于圖13的NMOS晶體管MN1的圖1的NMOS晶體管MN3保持導(dǎo)通狀態(tài)。
如上所述，本實(shí)施例的電路，采用比圖13的現(xiàn)有技術(shù)電路少5個(gè)的共計(jì)20個(gè)MOS晶體管就可以構(gòu)成觸發(fā)器電路。并且由于由少數(shù)量MOS晶體管構(gòu)成，所以相應(yīng)地減少了動(dòng)作的晶體管的個(gè)數(shù)，同時(shí)也減少了寄生電容，可以降低電能消耗。
另外，連接在上述輸入部1的第2節(jié)點(diǎn)n2上的負(fù)載由于只有鎖存電路2，所以與在相當(dāng)于上述第2節(jié)點(diǎn)n2的圖13的現(xiàn)有技術(shù)電路中的第1節(jié)點(diǎn)n1上連接了PMOS晶體管MP2、NMOS晶體管MN5、構(gòu)成鎖存電路的反相電路INV3、INV4以及NAND電路NAND1的狀態(tài)相比，減少了負(fù)載，可以使上述輸入部1的動(dòng)作高速化，其結(jié)果，可以提高觸發(fā)器電路的動(dòng)作速度。
(第2實(shí)施例)
以下參照?qǐng)D3對(duì)本發(fā)明第2實(shí)施例的觸發(fā)器電路進(jìn)行說(shuō)明。另外，在以下的實(shí)施例中，具有和上述第1實(shí)施例同樣功能的構(gòu)成要素，采用相同的符號(hào)，并省略其說(shuō)明。
圖3所示的觸發(fā)器電路和在上述第1實(shí)施例中說(shuō)明的圖1的電路為大致相同的構(gòu)成，其不同點(diǎn)在于在控制部3上追加了延遲電路10。即，圖3的電路，為了延遲從第1節(jié)點(diǎn)n1施加到輸入部1的NMOS晶體管MN3的柵極上的控制信號(hào)，第1節(jié)點(diǎn)n1的控制信號(hào)在經(jīng)過(guò)由2個(gè)反相電路INV5、INV6串聯(lián)連接構(gòu)成的延遲電路10后施加在輸入部1的NMOS晶體管MN3的柵極上。在此，上述反相電路INV6的輸出端子和輸入部1的NMOS晶體管MN3的柵極之間的連接點(diǎn)設(shè)為第5節(jié)點(diǎn)n5。
這樣，在本實(shí)施例中，從鎖存電路2的第3節(jié)點(diǎn)n3的電位變化到控制部3的第1節(jié)點(diǎn)n1的電位變化為止的延遲時(shí)間短時(shí)，當(dāng)時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平并且輸入信號(hào)D為高電平時(shí)，在上述輸入部1的第2節(jié)點(diǎn)n2的電位變化到低電平之前，即使控制部3的第1節(jié)點(diǎn)n1的信號(hào)從高電平變化到低電平，由于控制部3的第5節(jié)點(diǎn)n5的信號(hào)在給定時(shí)間保持高電平，所以可以使輸入部1的第2節(jié)點(diǎn)n2的信號(hào)可靠變化到低電平。另外，本實(shí)施例的電路，當(dāng)時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平并且上述輸入信號(hào)D為高電平時(shí)，可以防止增大從上述時(shí)鐘信號(hào)CK的轉(zhuǎn)移到上述輸出信號(hào)Q轉(zhuǎn)移為止的延遲時(shí)間。
上述反相電路INV5、INV6，只是在控制部3的第1節(jié)點(diǎn)n1的信號(hào)電平變化時(shí)動(dòng)作。即，由于反相電路INV5、INV6，只是在時(shí)鐘信號(hào)CK為低電平時(shí)、或在輸入信號(hào)D上施加低電平信號(hào)的情況下時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平時(shí)、以及從該狀態(tài)進(jìn)一步地時(shí)鐘信號(hào)從高電平轉(zhuǎn)移到低電平時(shí)才動(dòng)作，所以與圖13的現(xiàn)有技術(shù)電路那樣在時(shí)鐘信號(hào)每次變化時(shí)反相電路INV1、INV2都會(huì)動(dòng)作的情況相比，可以降低耗電。
如上所述，本實(shí)施例的電路，采用比圖13的現(xiàn)有技術(shù)電路少1個(gè)的共計(jì)24個(gè)MOS晶體管就可以構(gòu)成觸發(fā)器電路，并且與圖13的現(xiàn)有技術(shù)電路相比，可以降低電能消耗。
(第3實(shí)施例)
以下參照附圖對(duì)本發(fā)明第3實(shí)施例的觸發(fā)器電路進(jìn)行說(shuō)明。
圖4表示本實(shí)施例的觸發(fā)器電路的電路圖?；緲?gòu)成和圖3所示的觸發(fā)器電路相同。本實(shí)施例中的圖4的電路，只是將圖3所示第2實(shí)施例的PMOS晶體管MP3的配置位置進(jìn)行了變更。即，在圖3中柵極與第4節(jié)點(diǎn)n4連接并且連接在電源和第1節(jié)點(diǎn)n1之間的PMOS晶體管MP3，在本實(shí)施例中，柵極與輸入部1的第2節(jié)點(diǎn)n2連接，并與NMOS晶體管MN4并聯(lián)連接，用于將第1節(jié)點(diǎn)n1上拉到電源電位。
本實(shí)施例中的圖4的觸發(fā)器電路，在保持圖3中的觸發(fā)器電路的功能的情況下，當(dāng)輸入信號(hào)D為低電平并且時(shí)鐘信號(hào)CK從低電平向高電平轉(zhuǎn)移時(shí)，即，在處于高電平的第1節(jié)點(diǎn)n1的電位需要快速轉(zhuǎn)移到第3節(jié)點(diǎn)n3的低電平電位時(shí)，可以削減不需要的延遲時(shí)間。以下對(duì)其動(dòng)作詳細(xì)說(shuō)明。
對(duì)于圖3中的觸發(fā)器電路，當(dāng)輸入信號(hào)D為低電平并且時(shí)鐘信號(hào)CK從低電平向高電平轉(zhuǎn)移時(shí)，鎖存電路2的第3節(jié)點(diǎn)n3的電位處于低電平，通過(guò)NMOS晶體管MN4的導(dǎo)通，控制部1的第1節(jié)點(diǎn)n1向上述第3節(jié)點(diǎn)n3的低電平轉(zhuǎn)移。在此，如果第4節(jié)點(diǎn)n4為低電平，則PMOS晶體管MP3為導(dǎo)通狀態(tài)，將第1節(jié)點(diǎn)n1的電位固定在高電平。在此，隨著時(shí)鐘信號(hào)CK轉(zhuǎn)移到高電平，通過(guò)使比PMOS晶體管MP3的電流驅(qū)動(dòng)能力大的NMOS晶體管MN4導(dǎo)通，第1節(jié)點(diǎn)n1開(kāi)始放電。然后，通過(guò)使第1節(jié)點(diǎn)n1的電位到NAND電路NAND1的邏輯閾值以下，由NAND電路NAND1和反相電路INV3保持的值變化到邏輯上相反的值。其結(jié)果，第4節(jié)點(diǎn)的信號(hào)成為高電平，這樣，使PMOS晶體管MP3成截止?fàn)顟B(tài)。這時(shí)，從電源向第1節(jié)點(diǎn)n1的電流供給停止，第1節(jié)點(diǎn)n1向低電平的轉(zhuǎn)移加速。因此，在圖3的電路中，第1節(jié)點(diǎn)n1向低電平的轉(zhuǎn)移，在其轉(zhuǎn)移初期存在由PMOS晶體管MP3向第1節(jié)點(diǎn)n1供給電流的缺點(diǎn)，產(chǎn)生了延遲。
與此相比，對(duì)于圖4的本實(shí)施例中的觸發(fā)器電路，PMOS晶體管MP3不與電源連接。因此，當(dāng)輸入信號(hào)D為低電平并且時(shí)鐘信號(hào)CK從低電平向高電平轉(zhuǎn)移時(shí)，PMOS晶體管MP2由于和第2實(shí)施例中的圖3的觸發(fā)器電路同樣處于截止?fàn)顟B(tài)，所以不會(huì)從電源通過(guò)PMOS晶體管MP2向第1節(jié)點(diǎn)n1供給電流。另外，由于PMOS晶體管MP3，是其兩端與NMOS晶體管MN4并聯(lián)連接的傳輸門(mén)結(jié)構(gòu)，所以不會(huì)從電源通過(guò)該P(yáng)MOS晶體管MP3向第1節(jié)點(diǎn)n1供給電流，對(duì)第1節(jié)點(diǎn)n1向上述低電平的轉(zhuǎn)移不產(chǎn)生影響。這樣，和圖3的電路相比，可以高速向低電平轉(zhuǎn)移。即，該P(yáng)MOS晶體管MP3，在輸入信號(hào)為低電平并且時(shí)鐘信號(hào)從低電平向高電平轉(zhuǎn)移時(shí)，阻止從電源向第1節(jié)點(diǎn)n1的電流供給。
如上所述，在本實(shí)施例中，采用比圖13的現(xiàn)有技術(shù)電路少1個(gè)的共計(jì)24個(gè)MOS晶體管就可以構(gòu)成觸發(fā)器電路，并且不會(huì)從PMOS晶體管MP3供給無(wú)用的電流，所以與圖1、圖3所示的第1及第2實(shí)施例的觸發(fā)器電路相比，可以降低電能消耗。另外，由于不從上述PMOS晶體管MP3供給電流，所以可以加快第1節(jié)點(diǎn)向低電平的轉(zhuǎn)移速度，和圖3所示的第2實(shí)施例的觸發(fā)器電路相比，可以高速化。
(第4實(shí)施例)另外，圖5示出了第4實(shí)施例。用于將節(jié)點(diǎn)n1上拉到高電平的PMOS晶體管MP3的柵極與節(jié)點(diǎn)n2連接，源極與電源連接。另外，具有在節(jié)點(diǎn)n5為高電平且輸入信號(hào)D為高電平時(shí)，用于隔斷施加到反相器INV2的電源的PMOS晶體管MP4、MP5。
當(dāng)輸入信號(hào)D為高電平且時(shí)鐘信號(hào)CK上升、輸出信號(hào)Q從低電平轉(zhuǎn)移到高電平時(shí)，雖然節(jié)點(diǎn)n2、節(jié)點(diǎn)n4都從高電平轉(zhuǎn)移到低電平，但節(jié)點(diǎn)n2比節(jié)點(diǎn)n4先轉(zhuǎn)移。因此，通過(guò)使PMOS晶體管MP3的柵極與節(jié)點(diǎn)n2連接，而不與節(jié)點(diǎn)n4連接，可以減小所述節(jié)點(diǎn)n1的尖脈沖。另外，這時(shí)，由于PMOS交通法MP4、MP5均為截止?fàn)顟B(tài)，所以因施加到反相電路INV2上的電源被隔斷，節(jié)點(diǎn)n2從高電平轉(zhuǎn)移到低電平時(shí)就不會(huì)發(fā)生信號(hào)沖突，可以提高節(jié)點(diǎn)n2的轉(zhuǎn)移速度。
如上所述，根據(jù)本實(shí)施例，雖然與圖4的構(gòu)成相比MOS晶體管數(shù)量增加了2個(gè)，但可以減小尖脈沖，并且實(shí)現(xiàn)高速化。
另外，圖6示出了與圖1、圖3、圖4、圖5所示的電路的輸出部4不同的另一電路構(gòu)成。在該電路中，替代NAND電路NAND1，具有PMOS晶體管MP6和反相電路INV7。在此，PMOS晶體管MP6的柵極與節(jié)點(diǎn)n1連接，并插在電源與節(jié)點(diǎn)n4之間。另外，反相電路INV7的輸出端子與節(jié)點(diǎn)n4連接，其輸入端子與反相電路INV 3的輸出端子連接。在這一構(gòu)成中，與圖1、圖3、圖4所示的輸出部4相比，可以減少1個(gè)MOS晶體管的數(shù)量來(lái)構(gòu)成。但是，因?yàn)楣?jié)點(diǎn)n4上升時(shí)下降時(shí)反相電路INV7和信號(hào)都會(huì)沖突，所以需要使PMOS晶體管MP6及NMOS晶體管MN5的電流驅(qū)動(dòng)能力遠(yuǎn)大于反相電路INV7的。
另外，另外，圖7示出了與圖1、圖3、圖4、圖5、圖6所示的電路的輸出部4不同的又一電路構(gòu)成。在該電路中，替代NAND電路NAND1，具有PMOS晶體管MP6、MP7、MP8和NMOS晶體管MN6、MN7。在這一構(gòu)成中，與圖1、圖3、圖4、圖5所示的輸出部4相比，雖然增加了1個(gè)MOS晶體管，但是，因?yàn)楣?jié)點(diǎn)n4上升時(shí)下降時(shí)都不會(huì)發(fā)生信號(hào)沖突，所以可以高速化。
此外，在圖6、圖7中，輸出部4以外的電路雖然與圖5的電路構(gòu)成相同，但在圖1、圖3、圖4的電路構(gòu)成中也可以采用圖6、圖7輸出部4的電路構(gòu)成。
(第5實(shí)施例)以下參照附圖對(duì)本發(fā)明第5實(shí)施例的觸發(fā)器電路進(jìn)行說(shuō)明。
圖8表示本實(shí)施例的觸發(fā)器電路的電路圖。圖8的本實(shí)施例中的觸發(fā)器電路和第3實(shí)施例中的圖4所示電路相比，只是輸出部4的構(gòu)成不同。
在圖4的觸發(fā)器電路中，在輸出部4上輸入了控制部3的第1節(jié)點(diǎn)n1的信號(hào)和鎖存電路2的第3節(jié)點(diǎn)n3的信號(hào)，在本實(shí)施例的觸發(fā)器電路中，輸出部4，輸入時(shí)鐘信號(hào)CK以及輸入部1的輸出節(jié)點(diǎn)的第2節(jié)點(diǎn)n2的信號(hào)，將輸出信號(hào)Q輸出。具體講，輸出部4，包括PMOS晶體管MP4、2個(gè)NMOS晶體管MN5、MN6、3個(gè)反相電路INV4、INV7、INV8。上述PMOS晶體管MP4和2個(gè)上述NMOS晶體管MN5、MN6串聯(lián)連接，該P(yáng)MOS晶體管MP4與電源連接，NMOS晶體管MN6接地。另外，在上述NMOS晶體管MN5的柵極上輸入時(shí)鐘信號(hào)CK，上述PMOS晶體管MP4和上述NMOS晶體管MN6的兩柵極與上述節(jié)點(diǎn)n2連接。在此，上述PMOS晶體管MP4的漏極和上述NMOS晶體管MN5的漏極之間的連接點(diǎn)為第4節(jié)點(diǎn)n4。上述反相電路INV7、INV8，和由反相電路INV1、INV2構(gòu)成的上述鎖存電路2具有同樣的構(gòu)成，保持和輸出信號(hào)Q在邏輯上相反的值。上述反相電路INV7的輸入端子與上述第4節(jié)點(diǎn)n4連接，并且輸出端子與上述反相電路INV4的輸入端子連接。
在這種電路構(gòu)成的輸出部4中，當(dāng)上述時(shí)鐘信號(hào)CK為低電平時(shí)，輸入部1的第2節(jié)點(diǎn)n2的信號(hào)為高電平，上述PMOS晶體管MP4和上述NMOS晶體管MN5截止，上述第4節(jié)點(diǎn)n4通過(guò)由反相電路INV7、INV8構(gòu)成的鎖存電路保持信號(hào)電平，這樣保持輸出信號(hào)Q。另外，當(dāng)時(shí)鐘信號(hào)CK為高電平時(shí)，通過(guò)使上述NMOS晶體管MN5成導(dǎo)通狀態(tài)，PMOS晶體管MP4和NMOS晶體管MN6作為CMOS反相器發(fā)揮作用，將上述第2節(jié)點(diǎn)n2的信號(hào)反相后的信號(hào)向輸出端子Q輸出。
圖9表示圖8的觸發(fā)器電路的動(dòng)作時(shí)序圖。以下，采用圖9說(shuō)明圖8的觸發(fā)器電路的動(dòng)作。
在圖8中，當(dāng)時(shí)鐘信號(hào)CK為低電平的期間(圖9的t1、t4、t7的期間)，通過(guò)上述PMOS晶體管MP1、MP2分別將上述第2節(jié)點(diǎn)n2、第1節(jié)點(diǎn)n1以及第5節(jié)點(diǎn)n5充電到高電平。在產(chǎn)生將上述述第2節(jié)點(diǎn)n2的信號(hào)反相后的電平信號(hào)的第3節(jié)點(diǎn)n3上施加低電平。另外，NMOS晶體管MN5以及PMOS晶體管MP4截止，保持輸出部4的第4節(jié)點(diǎn)n4的信號(hào)電平，通過(guò)由反相電路INV7、INV8構(gòu)成的鎖存電路保持輸出信號(hào)Q的值。
然后，當(dāng)時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平并且輸入信號(hào)D為高電平(圖9的t2期間)，由于上述NMOS晶體管MN1、MN2、MN3均導(dǎo)通，所以上述第2節(jié)點(diǎn)n2的電荷放電后成為低電平。這時(shí)，上述第3節(jié)點(diǎn)n3的信號(hào)隨著上述第2節(jié)點(diǎn)n2的信號(hào)轉(zhuǎn)移到低電平而轉(zhuǎn)移到高電平。通過(guò)使該上述第2節(jié)點(diǎn)n2轉(zhuǎn)移到低電平，在輸出部4中，上述PMOS晶體管MP4導(dǎo)通，第4節(jié)點(diǎn)n4的信號(hào)變化到高電平。該第4節(jié)點(diǎn)n4的高電平信號(hào)，由上述反相電路INV7、INV4依次反相，向上述輸出端子Q輸出高電平信號(hào)。另外，將第1節(jié)點(diǎn)n1的信號(hào)延遲后傳遞給第5節(jié)點(diǎn)n5。
然后，當(dāng)上述第2節(jié)點(diǎn)n2的信號(hào)轉(zhuǎn)移到低電平后(圖9的t3期間)，即使上述輸入信號(hào)D從高電平變到低電平，由上述反相電路INV1、INV2構(gòu)成的鎖存電路2保持上述第2節(jié)點(diǎn)n2以及第3節(jié)點(diǎn)n3的信號(hào)。這時(shí)，輸出部4的PMOS晶體管MP4保持導(dǎo)通狀態(tài)，第4節(jié)點(diǎn)n4的電位保持高電平，上述輸出端子Q的電位保持在高電平。
當(dāng)上述時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平并且上述輸入信號(hào)D為低電平時(shí)(圖9的t5期間)，由于上述NMOS晶體管MN2截止，輸入部1的第2節(jié)點(diǎn)n2的信號(hào)仍然保持在高電平，鎖存電路2的第3節(jié)點(diǎn)n3的信號(hào)也保持在低電平。另外，控制部3的NMOS晶體管MN4由于時(shí)鐘信號(hào)CK轉(zhuǎn)移到高電平而導(dǎo)通。這樣，控制部3的第1節(jié)點(diǎn)n1，通過(guò)處于導(dǎo)通狀態(tài)的NMOS晶體管MN4與第3節(jié)點(diǎn)n3連接，從高電平向與第3節(jié)點(diǎn)n3相同的低電平轉(zhuǎn)移。然后，在延遲了反相電路INV5、INV6的延遲時(shí)間后，上述第5節(jié)點(diǎn)n5的信號(hào)轉(zhuǎn)移到低電平，輸入部1的NMOS晶體管MN3截止。這時(shí)，在輸出部4，由于NMOS晶體管MN5、MN6均導(dǎo)通，PMOS晶體管MP4截止，所以第4節(jié)點(diǎn)n4的信號(hào)成為低電平，從輸出信號(hào)Q輸出低電平信號(hào)。
然后，在時(shí)鐘信號(hào)CK處于高電平狀態(tài)下控制部3的第1節(jié)點(diǎn)n1的信號(hào)轉(zhuǎn)移到低電平后(圖9的t6期間)，即使輸入信號(hào)D從低電平變化到高電平，由于NMOS晶體管MN3截止，輸入部1的第2節(jié)點(diǎn)n2不放電，由上述從鎖存電路2保持在高電平電位上。其結(jié)果，上述輸出端子Q的信號(hào)保持在低電平的電位。
如上所述，在本實(shí)施例中，輸出部4的構(gòu)成與圖4所示第3實(shí)施例的輸出部4不同，但可以實(shí)現(xiàn)同樣的功能，獲得和第3實(shí)施例相同的效果。并且，本實(shí)施例的電路，采用比圖13的現(xiàn)有技術(shù)電路少1個(gè)的共計(jì)24個(gè)MOS晶體管就可以構(gòu)成觸發(fā)器電路。
(第6實(shí)施例)然后，參照附圖對(duì)本發(fā)明第6實(shí)施例的觸發(fā)器電路進(jìn)行說(shuō)明。
圖10表示本實(shí)施例的觸發(fā)器電路的電路圖。圖10的觸發(fā)器電路對(duì)第5實(shí)施例的鎖存電路2的構(gòu)成進(jìn)行了進(jìn)一步改進(jìn)。即，和圖8所示第5實(shí)施例具體的不同點(diǎn)在于，在鎖存電路2中，在2個(gè)反相電路INV1、INV2的基礎(chǔ)上，包括PMOS晶體管MP5。在本實(shí)施例中，上述反相電路INV2，由PMOS晶體管MP6和NMOS晶體管MN7串聯(lián)連接構(gòu)成的并且NMOS晶體管MN7的源極接地的CMOS反相電路所構(gòu)成。另外，上述追加的PMOS晶體管MP5插入到上述反相電路INV2和電源之間。該P(yáng)MOS晶體管MP5的柵極與控制部3的第5節(jié)點(diǎn)n5連接。
本實(shí)施例的電路構(gòu)成，當(dāng)時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平并且輸入信號(hào)D為高電平時(shí)，在上述輸入部2中縮短第2節(jié)點(diǎn)n2的放電時(shí)間，加速觸發(fā)器電路的動(dòng)作。以下，對(duì)于該動(dòng)作，采用圖9的時(shí)序圖詳細(xì)說(shuō)明。
在圖10中，當(dāng)時(shí)鐘信號(hào)CK為低電平的期間(圖9的t1、t4、t7的期間)，控制部3的第5節(jié)點(diǎn)n5由于按照上述第2實(shí)施例說(shuō)明的那樣充電到高電平的電位，PMOS晶體管MP5截止。輸入部1中第2節(jié)點(diǎn)n2的電位通過(guò)PMOS晶體管MP1充電到高電平電位。
然后，當(dāng)輸入信號(hào)D為高電平并且時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平(圖9的t2期間)，由于3個(gè)NMOS晶體管MN1、MN2、MN3均導(dǎo)通，所以輸入部1的第2節(jié)點(diǎn)n2的電荷放電后成為低電平。在此，當(dāng)沒(méi)有本實(shí)施例的特征的PMOS晶體管MP5時(shí)，即，在圖8的觸發(fā)器電路構(gòu)成中，接收第3節(jié)點(diǎn)n3的低電平信號(hào)而處于導(dǎo)通狀態(tài)的PMOS晶體管MP6向第2節(jié)點(diǎn)n2供給電流，反相電路INV2妨礙第2節(jié)點(diǎn)n2的信號(hào)轉(zhuǎn)移到低電平，延長(zhǎng)了轉(zhuǎn)移時(shí)間。但是，在具有PMOS晶體管MP5的本實(shí)施例中，在該過(guò)程中，當(dāng)初由于上述PMOS晶體管MP5截止并且NMOS晶體管MN7也截止，鎖存電路2的反相電路INV2不向第2節(jié)點(diǎn)n2供給電流。這樣，上述反相電路INV2不會(huì)妨礙上述第2節(jié)點(diǎn)n2的信號(hào)從高電平轉(zhuǎn)移到低電平。因此，該P(yáng)MOS晶體管MP5，構(gòu)成隔斷不需要的電流供給的第1隔斷裝置12。
因此，在本實(shí)施例中，在保持圖1、圖3、圖4以及圖8所示觸發(fā)器電路同樣的動(dòng)能的同時(shí)，使鎖存電路2不對(duì)第2節(jié)點(diǎn)n2的電位具有保持作用，可以使輸入部1的第2節(jié)點(diǎn)n2高速向低電平轉(zhuǎn)移。然后，在下一過(guò)程中，在上述第2節(jié)點(diǎn)n2的信號(hào)向低電平，上述第3節(jié)點(diǎn)n3的信號(hào)向高電平依次轉(zhuǎn)移后，構(gòu)成上述反相電路INV2的NMOS晶體管MN7導(dǎo)通，將上述第2節(jié)點(diǎn)n2的電位保持在低電平上。
另外，當(dāng)上述時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平并且輸入信號(hào)D為低電平時(shí)(圖9的t5期間)，由于上述NMOS晶體管MN2截止，上述第2節(jié)點(diǎn)n2的信號(hào)仍然保持在高電平，因此上述第3節(jié)點(diǎn)n3的信號(hào)也保持在低電平。這樣，上述第1節(jié)點(diǎn)n1，如上所述，通過(guò)處于導(dǎo)通狀態(tài)的控制部3的NMOS晶體管MN4與第3節(jié)點(diǎn)n3連接，其電平從高電平向低電平轉(zhuǎn)移。然后，在延遲了反相電路INV5、INV6的延遲時(shí)間后，第5節(jié)點(diǎn)n5的電位轉(zhuǎn)移到低電平。這時(shí)，PMOS晶體管MP5、MP6均導(dǎo)通，上述節(jié)點(diǎn)n2的電位保持在高電平。
如上所述，本實(shí)施例的觸發(fā)器電路，通過(guò)采用和圖13的現(xiàn)有技術(shù)電路相同數(shù)量的25個(gè)MOS晶體管，和現(xiàn)有技術(shù)電路相比，具有縮短動(dòng)作時(shí)間的功能。
另外，本實(shí)施例，雖然是對(duì)圖8所示的觸發(fā)器電路進(jìn)行改進(jìn)的例子，對(duì)于圖1、圖3以及圖4所示的第1、第2以及第3實(shí)施例也可以同樣進(jìn)行改進(jìn)。
(第7實(shí)施例)然后，參照附圖對(duì)本發(fā)明第7實(shí)施例的觸發(fā)器電路進(jìn)行說(shuō)明。
圖11表示本實(shí)施例的觸發(fā)器電路的電路圖。第7實(shí)施例的觸發(fā)器電路和圖4所示的第3實(shí)施例的不同點(diǎn)在于，對(duì)圖4中的輸出部4進(jìn)行了改進(jìn)。
具體講，在圖11的本實(shí)施例中，反相電路INV4是由PMOS晶體管MP4和NMOS晶體管MN7構(gòu)成的CMOS反相電路，在該反相電路INV4和地之間配置NMOS晶體管MN6。NMOS晶體管MN6的柵極與輸入部1的第2節(jié)點(diǎn)n2連接。
本實(shí)施例的電路，當(dāng)輸入信號(hào)D為高電平并且上述時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平時(shí)，在產(chǎn)生上述第1節(jié)點(diǎn)n1從當(dāng)初的高電平先下降到低電平后再次返回到高電平的尖脈沖g時(shí)，可以防止上述輸出信號(hào)Q中產(chǎn)生尖脈沖。以下，對(duì)其進(jìn)行詳細(xì)說(shuō)明。
當(dāng)時(shí)鐘信號(hào)CK為低電平時(shí)，當(dāng)初，鎖存電路3的第2節(jié)點(diǎn)n2的電位為高電平，第3節(jié)點(diǎn)n3的電位為低電平，并且控制部3的第1節(jié)點(diǎn)n1的電位為高電平。當(dāng)上述時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平時(shí)，在輸入信號(hào)D為高電平的情況下，NMOS晶體管MN4處于導(dǎo)通狀態(tài)，上述第1節(jié)點(diǎn)n1要與上述第3節(jié)點(diǎn)n3成相同電位，開(kāi)始向低電平轉(zhuǎn)移。但是，伴隨時(shí)鐘信號(hào)CK向高電平的轉(zhuǎn)移，當(dāng)?shù)?節(jié)點(diǎn)n2的信號(hào)轉(zhuǎn)移到低電平后，第3節(jié)點(diǎn)n3的信號(hào)轉(zhuǎn)移到高電平，并且另一方面，由于上述PMOS晶體管MP3導(dǎo)通，上述第1節(jié)點(diǎn)n1中止向低電平的轉(zhuǎn)移，向與上述第3節(jié)點(diǎn)n3同電位的高電平轉(zhuǎn)移。因此，在上述第1節(jié)點(diǎn)n1的信號(hào)中產(chǎn)生從高電平先下降到低電平后再次轉(zhuǎn)移到高電平的尖脈沖波形。
這時(shí)，當(dāng)尖脈沖的最大電位比NAND電路NAND1的邏輯閾值電壓低時(shí)，在輸出部4中第4節(jié)點(diǎn)n4上也要產(chǎn)生從當(dāng)初的低電平先轉(zhuǎn)移到高電平后再次轉(zhuǎn)移到低電平的尖脈沖，但在本實(shí)施例中，尖脈沖在從控制部3的第1節(jié)點(diǎn)n1向輸出部4的第4節(jié)點(diǎn)n4傳遞之前，由于上述第2節(jié)點(diǎn)n2的電位轉(zhuǎn)移到低電平，NMOS晶體管MN6截止，使得輸出信號(hào)Q保持在高電平。這樣，NMOS晶體管MN6，構(gòu)成防止在上述輸出信號(hào)Q中產(chǎn)生從高電平向低電平轉(zhuǎn)移的尖脈沖的第2隔斷裝置13。
如上所述，在本實(shí)施例中，由于在輸出端子上不產(chǎn)生尖脈沖，可以降低電能消耗。
另外，本實(shí)施例雖然是在圖4所示的觸發(fā)器電路中適用，顯然，也可以在圖1、圖3、圖8以及圖10的觸發(fā)器電路中適用。
(第8實(shí)施例)圖12表示第8實(shí)施例的觸發(fā)器電路的變形例的電路圖。
和圖11所示第7實(shí)施例的不同點(diǎn)在于，在輸出端子Q和電源之間連接有PMOS晶體管MP7。在此，該P(yáng)MOS晶體管MP7的柵極與輸入部1中的第2節(jié)點(diǎn)n2連接。
這樣，當(dāng)輸入信號(hào)D為高電平并且時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平的情況下，上述第2節(jié)點(diǎn)n2的信號(hào)從高電平轉(zhuǎn)移到低電平時(shí)，由于上述PMOS晶體管MP7導(dǎo)通，輸出信號(hào)Q比第1、第3以及第4節(jié)點(diǎn)n1、n3、n4更快變化，轉(zhuǎn)移到高電平。在此，2個(gè)PMOS晶體管MP4、MP7和2個(gè)NMOS晶體管MN6、MN7所構(gòu)成的電路，具有對(duì)于上述第2節(jié)點(diǎn)n2和第4節(jié)點(diǎn)的2個(gè)輸入而將信號(hào)Q輸出的NAND電路NAND2的功能。在本實(shí)施例中，也和圖11同樣，尖脈沖不會(huì)傳遞到上述輸出信號(hào)Q中。
因此，在本實(shí)施例中，當(dāng)輸入信號(hào)D為高電平并且時(shí)鐘信號(hào)CK從低電平轉(zhuǎn)移到高電平時(shí)，輸出信號(hào)Q高速轉(zhuǎn)移到高電平，可以實(shí)現(xiàn)觸發(fā)器電路的高速動(dòng)作。
另外，本實(shí)施例雖然是在圖11的觸發(fā)器電路中適用，也可以在圖1、圖3、圖4、圖8以及圖10的觸發(fā)器電路中適用。
有關(guān)本發(fā)明的觸發(fā)器電路，由于可以削減所用的MOS晶體管的數(shù)量，可以降低電能消耗，并且，可以防止從控制部向輸入部傳遞的控制信號(hào)的不需要的變動(dòng)，因而可以進(jìn)一步實(shí)現(xiàn)低耗電化，作為在低耗電下動(dòng)作的觸發(fā)器電路等，是有用的。
權(quán)利要求
1.一種觸發(fā)器電路，其特征在于包括輸入端子、時(shí)鐘端子、輸出端子；輸入向所述輸入端子輸入的信號(hào)以及所述時(shí)鐘端子的時(shí)鐘信號(hào)的輸入部；鎖存所述輸入部的輸出的鎖存電路；具有第1節(jié)點(diǎn)、控制所述輸入部的動(dòng)作的控制部；以及從所述輸出端子輸出信號(hào)的輸出部，所述輸入部，作為控制信號(hào)接收所述控制部的第1節(jié)點(diǎn)的電平，并且具有第2節(jié)點(diǎn)，當(dāng)所述時(shí)鐘端子的時(shí)鐘信號(hào)為低電平時(shí)與所述輸入端子的輸入信號(hào)值無(wú)關(guān)地從所述第2節(jié)點(diǎn)輸出高電平信號(hào)，當(dāng)所述時(shí)鐘端子的時(shí)鐘信號(hào)為高電平并且所述控制部的第1節(jié)點(diǎn)的控制信號(hào)為高電平時(shí)從所述第2節(jié)點(diǎn)輸出取決于所述輸入端子的輸入信號(hào)的邏輯信號(hào)，所述鎖存電路，接收所述輸入部的第2節(jié)點(diǎn)的信號(hào)，并且具有第3節(jié)點(diǎn)，當(dāng)所述時(shí)鐘端子的時(shí)鐘信號(hào)為高電平并且所述控制部的第1節(jié)點(diǎn)的控制信號(hào)為低電平時(shí)保持所述第2節(jié)點(diǎn)的信號(hào)，并從所述第3節(jié)點(diǎn)輸出將所述輸入部的第2節(jié)點(diǎn)的信號(hào)邏輯反相后的信號(hào)，所述控制部，接收所述時(shí)鐘端子的時(shí)鐘信號(hào)以及所述鎖存電路的所述第3節(jié)點(diǎn)的信號(hào)，當(dāng)所述時(shí)鐘端子的時(shí)鐘信號(hào)為低電平時(shí)從所述第1節(jié)點(diǎn)輸出高電平的信號(hào)，當(dāng)所述時(shí)鐘端子的時(shí)鐘信號(hào)為高電平時(shí)從所述第1節(jié)點(diǎn)輸出將與所述鎖存電路的所述第3節(jié)點(diǎn)的信號(hào)相同電平的信號(hào)經(jīng)過(guò)給定延遲值延時(shí)后的信號(hào)，所述輸出部，接收所述控制部的所述第1節(jié)點(diǎn)的信號(hào)以及所述鎖存電路的所述第3節(jié)點(diǎn)的信號(hào)，當(dāng)所述控制部的所述第1節(jié)點(diǎn)的信號(hào)為高電平并且所述鎖存電路的所述第3節(jié)點(diǎn)的信號(hào)為低電平時(shí)，保持所述輸出端子的信號(hào)，當(dāng)所述控制部的所述第1節(jié)點(diǎn)的信號(hào)為低電平時(shí)，從所述輸出端子輸出取決于所述第1節(jié)點(diǎn)的信號(hào)的邏輯信號(hào)，另外當(dāng)所述第3節(jié)點(diǎn)的信號(hào)為高電平時(shí)，輸出取決于所述第3節(jié)點(diǎn)的信號(hào)的邏輯信號(hào)。
2.一種觸發(fā)器電路，其特征在于包括輸入端子、時(shí)鐘端子、輸出端子；輸入向所述輸入端子輸入的信號(hào)以及所述時(shí)鐘端子的時(shí)鐘信號(hào)的輸入部；鎖存所述輸入部的輸出的鎖存電路；具有第1節(jié)點(diǎn)、控制所述輸入部的動(dòng)作的控制部；以及從所述輸出端子輸出信號(hào)的輸出部，所述輸入部，作為控制信號(hào)接收所述控制部的第1節(jié)點(diǎn)的電平，并且具有第2節(jié)點(diǎn)，當(dāng)所述時(shí)鐘端子的時(shí)鐘信號(hào)為低電平時(shí)與所述輸入端子的輸入信號(hào)值無(wú)關(guān)地從所述第2節(jié)點(diǎn)輸出高電平信號(hào)，當(dāng)所述時(shí)鐘端子的時(shí)鐘信號(hào)為高電平并且所述控制部的第1節(jié)點(diǎn)的控制信號(hào)為高電平時(shí)從所述第2節(jié)點(diǎn)輸出取決于所述輸入端子的輸入信號(hào)的邏輯信號(hào)，所述鎖存電路，接收所述輸入部的第2節(jié)點(diǎn)的信號(hào)，并且具有第3節(jié)點(diǎn)，當(dāng)所述時(shí)鐘端子的時(shí)鐘信號(hào)為高電平并且所述控制部的第1節(jié)點(diǎn)的控制信號(hào)為低電平時(shí)保持所述第2節(jié)點(diǎn)的信號(hào)，并從所述第3節(jié)點(diǎn)輸出將所述輸入部的第2節(jié)點(diǎn)的信號(hào)邏輯反相后的信號(hào)，所述控制部，接收所述時(shí)鐘端子的時(shí)鐘信號(hào)以及所述鎖存電路的所述第3節(jié)點(diǎn)的信號(hào)，當(dāng)所述時(shí)鐘端子的時(shí)鐘信號(hào)為低電平時(shí)從所述第1節(jié)點(diǎn)輸出高電平的信號(hào)，當(dāng)所述時(shí)鐘端子的時(shí)鐘信號(hào)為高電平時(shí)從所述第1節(jié)點(diǎn)輸出將與所述鎖存電路的所述第3節(jié)點(diǎn)的信號(hào)相同電平的信號(hào)經(jīng)過(guò)給定延遲值延時(shí)后的信號(hào)，所述輸出部，在所述時(shí)鐘端子施加低電平信號(hào)時(shí)，保持所述輸出端子的信號(hào)，在所述時(shí)鐘端子施加高電平信號(hào)時(shí)，從所述輸出端子輸出取決于所述第2節(jié)點(diǎn)的信號(hào)的邏輯信號(hào)。
3.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其特征在于所述控制部具有用于將向所述輸入部輸出的控制信號(hào)延遲的延遲電路。
4.根據(jù)權(quán)利要求2所述的觸發(fā)器電路，其特征在于所述控制部具有用于將向所述輸入部輸出的控制信號(hào)延遲的延遲電路。
5.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其特征在于所述鎖存電路，具有當(dāng)所述控制部的第1節(jié)點(diǎn)的信號(hào)為高電平并且所述鎖存電路的第3節(jié)點(diǎn)的信號(hào)為低電平時(shí)隔斷向所述輸入部的第2節(jié)點(diǎn)供給電流的路徑的第1隔斷裝置。
6.根據(jù)權(quán)利要求2所述的觸發(fā)器電路，其特征在于所述鎖存電路，具有當(dāng)所述控制部的第1節(jié)點(diǎn)的信號(hào)為高電平并且所述鎖存電路的第3節(jié)點(diǎn)的信號(hào)為低電平時(shí)隔斷向所述輸入部的第2節(jié)點(diǎn)供給電流的路徑的第1隔斷裝置。
7.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其特征在于所述輸出部，具有當(dāng)所述鎖存電路的第2節(jié)點(diǎn)的信號(hào)為低電平時(shí)，隔斷在所述控制部的第1節(jié)點(diǎn)上短暫出現(xiàn)的低電平信號(hào)向所述輸出端子傳遞的第2隔斷裝置。
8.根據(jù)權(quán)利要求2所述的觸發(fā)器電路，其特征在于所述輸出部，具有當(dāng)所述鎖存電路的第2節(jié)點(diǎn)的信號(hào)為低電平時(shí)，隔斷在所述控制部的第1節(jié)點(diǎn)上短暫出現(xiàn)的低電平信號(hào)向所述輸出端子傳遞的第2隔斷裝置。
9.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其特征在于所述輸出部，具有柵極端子與所述第2節(jié)點(diǎn)連接、源極與電源連接、漏極與所述輸出端子連接的PMOS晶體管。
10.根據(jù)權(quán)利要求2所述的觸發(fā)器電路，其特征在于所述輸出部，具有柵極端子與所述第2節(jié)點(diǎn)連接、源極與電源連接、漏極與所述輸出端子連接的PMOS晶體管。
全文摘要
一種觸發(fā)器電路，具有采用動(dòng)態(tài)電路的輸入部和采用靜態(tài)電路的輸出部，在比時(shí)鐘周期短的脈沖寬度的期間內(nèi)進(jìn)行數(shù)據(jù)存取，可以減少晶體管數(shù)量、電路面積，降低電能消耗。該觸發(fā)器電路，將構(gòu)成與輸入部(1)的輸出側(cè)連接的鎖存電路(2)的反相電路(INV1)的輸出，作為控制部(3)的輸入使用。這樣，從控制部(3)向輸入部(1)輸出的控制信號(hào)得到穩(wěn)定，可以防止電路元件不需要的動(dòng)作，降低無(wú)為的電力消耗，另外，由于可以同時(shí)實(shí)現(xiàn)控制部(3)的構(gòu)成的簡(jiǎn)化，所以可以減少構(gòu)成中晶體管的數(shù)量，縮小電路面積。
文檔編號(hào)H03K3/037GK1497848SQ20031010140
公開(kāi)日2004年5月19日 申請(qǐng)日期2003年10月17日 優(yōu)先權(quán)日2002年10月18日
發(fā)明者平田昭夫, 袛園雅弘, 中西和幸, 幸, 弘 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社