專利名稱:采用腳開關(guān)/頭開關(guān)的電路中急劇短路電流的調(diào)節(jié)的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及CMOS電路。具體來說,本發(fā)明涉及對具有腳開關(guān)(footswitch)和/或頭開關(guān)(headswitch)的CMOS電路中的急劇短路(crowbar)電流的調(diào)節(jié)。
說明為了實(shí)現(xiàn)合適的電池壽命以及實(shí)現(xiàn)便攜式電子設(shè)備的小型化,通常使用節(jié)電技術(shù)。由于數(shù)字電路,具體來說是數(shù)字CMOS電路中的功耗基本上與電源電壓的平方成比例,因此實(shí)現(xiàn)低功耗性能的最有效的方法是標(biāo)定(scale)電源電壓。然而,為了將傳播延遲保持恒定,必須成比例地降低器件的閾值電壓。
不幸的是,閾值電壓的降低會造成維持電流(stand-by current)的迅速增加,這是由于閾值以下的漏電流而造成的。換句話說,一般情況下作為流過“關(guān)斷的”晶體管的電流的漏電流隨著器件閾值電壓的降低而呈指數(shù)形式增加。在IEEE固態(tài)電路雜志第30冊第8號847-854頁(IEEE Journal of Solid-State Circuits,Vol.30,No.8,p.847-854)(1995年8月)的Mutoh,S.等人的“利用多閾值電壓CMOS的I-V電源高速數(shù)字電路技術(shù)”(I-V power supply high-speed digitalcircuit technology with multi-threshold-voltage CMOS)中詳細(xì)描述了這種情況。
因此,諸如保持在低功率或待機(jī)模式的持續(xù)時間的蜂窩電話之類的設(shè)備具有增加的漏電流,從而在待機(jī)模式期間電池電源消耗增加。
圖1是說明配置成降低漏電流量的示例性現(xiàn)有技術(shù)多閾值CMOS(“MTCMOS”)電路的示意圖,尤其是對電源以及邏輯門的閾值電壓已經(jīng)降低的那些電路中的漏電流量。邏輯門可包括以任何配置的任何類型的邏輯門。例如,邏輯門可包括單個CMOS反相器。邏輯門還可包括任意數(shù)量的低電壓閾值A(chǔ)ND、NAND、OR、NOR、XOR和它們的組合,或其它邏輯門。示例性的MTCMOS電路100包括一個或多個低電壓閾值(“LVT”)邏輯門110,邏輯門110電氣連接到虛擬電源VDDV 102和虛擬地GNDV 104,而不是連接到實(shí)際電源VDD 106和實(shí)際地GND 108。在一個實(shí)施例中,VDD 106和GND 108是電池上的兩個端子。例如,在蜂窩電話中,上述兩個端子之間可具有0.5伏特至2.0伏特之間的電壓差。
VDD 106電氣連接到受高聲明的(high asserted)休眠信號SL 116控制的高電壓閾值頭開關(guān)晶體管(“頭開關(guān)”)112。當(dāng)SL 116被解除聲明(de-assert)時(例如SL 116為低),頭開關(guān)112的輸出,即VDDV 102上的電壓,實(shí)質(zhì)上等于VDD 106。類似地,GND 108電氣連接到受低聲明的(low asserted)休眠信號SL120控制的高電壓閾值腳開關(guān)晶體管(“腳開關(guān)”)114。當(dāng)SL 120被解除聲明時(例如,SL 120為高),腳開關(guān)114的輸出,即GNDV 104上的電壓,實(shí)質(zhì)上等于GND 108。在一種設(shè)計中,SL 120和SL 116從一公共信號得出,從而它們同時被聲明。如此,頭開關(guān)112和腳開關(guān)114同時導(dǎo)通和關(guān)斷。
在休眠或待機(jī)模式期間,休眠信號SL 116和SL 120被解除聲明,引起頭開關(guān)112和腳開關(guān)114關(guān)斷。由于頭開關(guān)和腳開關(guān)具有高閾值電壓,就降低了從VDD106汲取的漏電流量。相反,如果不使用頭開關(guān)和腳開關(guān),在休眠模式期間,LVT邏輯門110電氣連接到VDD 106和GND 108。從而,由于LVT邏輯門110相對泄漏,LVT邏輯門110從VDD 106消耗漏電流。
類似地,在活動模式期間,聲明休眠信號SL 116和SL 120,引起頭開關(guān)112和腳開關(guān)114導(dǎo)通,以將VDDV 102和GNDV 104供給邏輯門110。因此,在活動模式期間,邏輯門就像直接連接到VDD 106和GND 108那樣得到供電。從而,MTCMOS電路技術(shù)允許在休眠模式期間降低LVT邏輯門110的閾值電壓,同時降低漏電流量。
不幸的是,即使當(dāng)使用上述的MTCMOS技術(shù)使漏電流最小時,由于急劇短路電流,也會失去電力。一般來說,急劇短路電流是在P溝道和N溝道晶體管部分“導(dǎo)通”時的過渡期間引起的。從而,例如當(dāng)CMOS反相器在邏輯門之間轉(zhuǎn)變時,PMOS和NMOS晶體管導(dǎo)通短暫的時間,并且從VDD電壓到地通過晶體管流過小電流。該電流通常在本領(lǐng)域中已知為急劇短路電流。
急劇短路電流可相對于邏輯狀態(tài)轉(zhuǎn)變的頻率而隨時間增加。隨著急劇短路電流增加,還可能發(fā)生諸如電壓尖脈沖、電遷移、焦耳熱加熱、以及電源電壓阻尼振蕩之類的不希望的其它現(xiàn)象。從而,急劇短路電流傾向于劣化諸如專用集成電路(ASIC)、處理器、可編程邏輯器件、或存儲器之類的高速集成電路的性能,并導(dǎo)致某一設(shè)備的功耗增加。
雖然MTCMOS技術(shù)可以顯著地降低CMOS電路中的漏電流量,但是仍然存在急劇短路電流。從而,參考圖1,連接到輸出118的任何邏輯門可能在電路100處于休眠模式期間汲取急劇短路電流。特別是,LVT邏輯門110的輸出可能浮動,并使得鏈接到輸出118的電路汲取急劇短路電流。
希望一種用于降低MTCMOS電路中的急劇短路電流的系統(tǒng)和方法。
概述通過向MTCMOS邏輯門的輸出添加上拉或下拉晶體管,來解決上述問題。
例如,當(dāng)電路進(jìn)入休眠模式(例如解除聲明高電壓閾值頭開關(guān)和/或腳開關(guān))時,使用上拉晶體管將輸出上拉至已知的非浮動的電平。這就防止連接電路通過邏輯門的輸出汲取急劇短路電流。特別是,這消除了既不具有腳開關(guān)也不具有頭開關(guān)的連接電路汲取急劇短路電路。
類似地,當(dāng)下拉晶體管電氣連接到MTCMOS邏輯門的輸出時,當(dāng)電路處于休眠模式時,輸出被下拉至地電平或其它基準(zhǔn)電平。
作為在邏輯門的輸出添加上拉或下拉晶體管的結(jié)果,輸出被拉至已知的非浮動的電平,防止電氣連接到邏輯門的輸出的組件汲取急劇短路電流。
在邏輯門的輸出使用上拉或下拉晶體管還可助于調(diào)試和測試電路。例如,當(dāng)邏輯門處于休眠模式時,上拉或下拉晶體管確保輸出被拉至已知的非浮動的電平。因此,在包含多個采用腳開關(guān)和/或頭開關(guān)的邏輯門的電路中,在邏輯門的輸出使用上拉或下拉晶體管確保了電路處于休眠模式時電路中沒有任何節(jié)點(diǎn)是不確定的。
將理解到,根據(jù)本發(fā)明設(shè)計的MTCMOS電路可用于諸如移動電話、尋呼器、個人數(shù)字助理、筆記本計算機(jī)、或任何其它電子設(shè)備。
通過下述說明以及附圖,本發(fā)明的這些和其它目的和特征將變得更為顯而易見,附圖中相同的參考標(biāo)號表示相同或相似的元件。
附圖簡述圖1是說明示例性現(xiàn)有技術(shù)MTCMOS電路的示意圖。
圖2是說明通過頭開關(guān)和腳開關(guān)供電的、并具有電氣連接到上拉晶體管的輸出的邏輯門的示意圖。
圖3是說明通過腳開關(guān)接地的、并具有電氣連接到上拉晶體管的輸出的邏輯門的示意圖。
圖4是說明通過腳開關(guān)接地的、并具有電氣連接到上拉晶體管的輸出的CMOS反相器的示意圖。
圖5是說明通過頭開關(guān)供電的、并具有電氣連接到下拉晶體管的輸出的邏輯門的示意圖。
圖6是說明通過頭開關(guān)供電的、并具有電氣連接到下拉晶體管的輸出的CMOS反相器的示意圖。
詳細(xì)說明下面給出了各種實(shí)施例的詳細(xì)說明。然而,本發(fā)明可用如權(quán)利要求所定義和覆蓋的多種不同的方式實(shí)施。本發(fā)明比示例性描述的實(shí)施例更具普遍性,因此不限于特定的實(shí)施例,而是由所附的權(quán)利要求限定。
圖2是說明通過頭開關(guān)212和腳開關(guān)214供電的、并具有電氣連接到上拉晶體管240的輸出218的邏輯門210的示意圖。頭開關(guān)212包括高電壓閾值PMOS晶體管,其柵極電氣連接至高聲明的休眠信號SL 216。如電子領(lǐng)域中所已知的那樣,當(dāng)柵極上的電壓低或低于閾值時,PMOS晶體管導(dǎo)通,即從源極向漏極傳導(dǎo)電流。從而,當(dāng)SL 216為低時,頭開關(guān)212導(dǎo)通,VDDV 202電氣連接至VDD 206。類似地,當(dāng)SL 216為高時,頭開關(guān)212關(guān)斷,并且VDDV 202與VDD 206隔離。
電路200的腳開關(guān)214包括高電壓閾值NMOS晶體管,其柵極電氣連接至低聲明的休眠信號SL 220。當(dāng)柵極上的電壓高時,例如高于閾值電壓時,NMOS晶體管導(dǎo)通,即從源極向漏極傳導(dǎo)電流。從而,到SL 220為高時,腳開關(guān)214導(dǎo)通,GNDV204電氣連接至GND 208。類似地,當(dāng)SL 220為低時,腳開關(guān)214關(guān)斷,并且GNDV204與GND 208隔離。因此,休眠信號SL 220提供了一種用于激活或停用電氣連接到邏輯門210的腳開關(guān)214的手段。
此外,腳開關(guān)214提供一種用于將LVT邏輯門210與基準(zhǔn)電壓相隔離的裝置,在該例子中,基準(zhǔn)電壓是GND 208。由于SL 220和SL 216彼此反相,因此在圖2的實(shí)施例中,頭開關(guān)212和腳開關(guān)214同時導(dǎo)通和關(guān)斷。更為具體地來說,當(dāng)SL 216從高變?yōu)榈蜁r,頭開關(guān)212導(dǎo)通,從而將VDDV 202電氣連接到VDD 206,同時,SL220從低變?yōu)楦?,腳開關(guān)214導(dǎo)通,從而將GNDV 204電氣連接到GND 208。以這種方式,當(dāng)聲明了SL 216時(即SL 220變低而SL 216變高),VDD 206和GND 208信號與LVT邏輯門210相隔離,從而邏輯門置于休眠模式。
如前所述,取決于解除聲明SL 220時邏輯門輸出218的狀態(tài),輸出218可能在休眠期間浮動。然而,在電路200中,通過使用上拉晶體管240來校正該問題。在電路200的實(shí)施例中,上拉晶體管240包括一PMOS晶體管,其柵極電氣連接到SL220。由于上拉晶體管240是由低聲明的休眠信號SL220驅(qū)動的PMOS型晶體管,因此當(dāng)頭開關(guān)212和腳開關(guān)214無效時(LVT邏輯門210處于休眠模式),上拉晶體管240激活。具體來說,當(dāng)聲明SL 216時(例如SL 220為低),上拉晶體管240導(dǎo)通,從而電流在其源極和漏極之間流過,其中源極和漏極分別連接至VDD 206和輸出218。結(jié)果,輸出218上的電壓電平被上拉至VDD 206的電平,防止浮動。因此,休眠信號SL 220提供了一種用于激活上拉晶體管使得將輸出218上的電壓電平調(diào)節(jié)到已知的電壓電平的手段。此外,上拉晶體管提供了一種用于將輸出218上的電壓電平調(diào)節(jié)到已知電壓電平的裝置。利用添加上拉晶體管240來使輸出218上的電壓穩(wěn)定化,可把另一個門或器件連接到輸出218而不會從輸出218汲取急劇短路電流。
在其它實(shí)施例中,可通過使用下拉晶體管來代替上拉晶體管240來防止輸出218浮動(見圖5和6)。在這種情況中,當(dāng)LVT邏輯門210處于休眠模式時,輸出218被拉至地或其它基準(zhǔn)電壓。從而,下拉晶體管提供了用于將輸出218的電壓電平調(diào)節(jié)至已知電壓電平的另一種裝置。
圖3是說明通過腳開關(guān)214接地的、并具有電氣連接到上拉晶體管240的輸出的邏輯門210的示意圖。如圖3所示,電路300使用NMOS腳開關(guān)214,但不使用頭開關(guān)。如此,LVT邏輯門210直接從VDD 206汲取電壓,通過腳開關(guān)214從GND208汲取基準(zhǔn)電壓。然而,類似于同時具有頭開關(guān)和腳開關(guān)的電路100和200,當(dāng)聲明了SL 216時(SL 220為低),邏輯門缺少一個完整的導(dǎo)通路徑,從而實(shí)質(zhì)上消除了LVT邏輯門210從VDD 206消耗漏電流。此外,由于NMOS晶體管一般比PMOS晶體管更快和更小,因此,僅具有腳開關(guān)214的電路一般具有更短的傳播延遲,并需要更少的實(shí)際電路面積。
電路300還包括一個PMOS上拉晶體管240,其柵極電氣連接到SL 220。如上關(guān)于圖2所討論的那樣,當(dāng)聲明了SL 216時,上拉晶體管240將輸出218上拉至VDD 206。從而,當(dāng)電路處于休眠模式時,防止了輸出218浮動。
總而言之,圖3的實(shí)施例在若干方面比諸如電路100之類的標(biāo)準(zhǔn)MTCMOS電路有優(yōu)勢。首先,電路300沒有頭開關(guān),因此需要較少的電路面積。其次,通過僅僅使用NMOS腳開關(guān)214而不是PMOS頭開關(guān)212,當(dāng)聲明和解除聲明SL 216時,電路300可更迅速地在休眠模式和活動模式之間切換。最后,當(dāng)聲明了SL 220,電路300處于休眠模式時,上拉晶體管240確保了輸出218不會浮動,從而防止連接到輸出218的組件汲取急劇短路電流。
圖4是說明通過腳開關(guān)214接地的、并具有電氣連接到上拉晶體管240的輸出的CMOS反相器的示意圖。如圖4所示,LVT邏輯門210包括CMOS反相器。在該實(shí)施例中,CMOS反相器包括一個LVT PMOS晶體管410和一個LVT NMOS晶體管420,兩者接收單個輸入信號230。如此,當(dāng)LVT PMOS晶體管410導(dǎo)通時,LVT NMOS晶體管420關(guān)斷,反之亦然。LVT PMOS和NMOS晶體管410和420的每一個的輸出端子電氣連接以提供輸出430。LVT PMOS晶體管410還電氣連接到電壓源VDD 206,使得當(dāng)通過低輸入230使LVT PMOS晶體管410導(dǎo)通時,輸出430實(shí)質(zhì)上等于VDD206。類似地,LVT NMOS晶體管420通過腳開關(guān)214電氣連接到基準(zhǔn)信號GND 208。從而,當(dāng)通過高輸入230使電路400處于工作模式(解除聲明SL),以及LVT NMOS晶體管420導(dǎo)通時,輸出430實(shí)質(zhì)上等于GND 208。類似地,當(dāng)輸入230為低時,LVT PMOS晶體管410在VDD 206和輸出430之間建立了導(dǎo)通通路。同樣,當(dāng)輸入230為高時,LVT NMOS晶體管420在GND 208和輸出430之間建立了導(dǎo)通通路。
如上所述,LVT邏輯門210電氣連接到用于在活動模式和休眠模式之間切換邏輯門的腳開關(guān)214。簡而言之,當(dāng)聲明了SL 216時,SL 220為低,腳開關(guān)關(guān)斷,邏輯門處于休眠模式。相反,當(dāng)解除聲明SL 216時,SL 220為高,腳開關(guān)導(dǎo)通,LVT邏輯門210處于活動模式。同樣,僅使用腳開關(guān)(而不是頭開關(guān))可提供提高的切換速度,并且電路面積減少。
作為輸入230的反相的輸出430還電氣連接到上拉晶體管240,以防止在邏輯門處于休眠模式時輸出430浮動。上拉晶體管240的操作與上述關(guān)于圖3所描述的相同。簡而言之,當(dāng)聲明了SL 216時(SL 220為低),邏輯門進(jìn)入休眠模式,上拉晶體管240導(dǎo)通,從而將輸出430上拉至VDD 206。由于在休眠模式期間防止輸出430浮動,因此可把例如反相器450之類的其它邏輯門電氣鏈接到輸出430,而不會有不希望的急劇短路電流流過反相器450的危險。
圖5是說明通過頭開關(guān)212由VDD 206供電的、并直接連接到基準(zhǔn)GND 208的LVT邏輯門210的電路500的示意圖。如圖5所示,電路500使用頭開關(guān)212但不使用腳開關(guān)。如此,LVT邏輯門210通過頭開關(guān)212從VDD 206汲取電壓。類似于同時具有頭開關(guān)和腳開關(guān)的電路100和200,當(dāng)聲明了SL 216時(SL 216為高),邏輯門缺少完整的導(dǎo)通路徑(由于頭開關(guān)212關(guān)斷,并將VDD 206與邏輯門210隔絕),從而實(shí)質(zhì)上消除了LVT邏輯門210從VDD 206消耗漏電流。
電路500還包括NMOS下拉晶體管510,其柵極電氣連接到SL 216。當(dāng)下拉晶體管510導(dǎo)通時,輸出218被下拉至基準(zhǔn)電壓GND 208。具體來說,但通過聲明SL216(SL 216為高)使邏輯門進(jìn)入休眠模式時,NMOS下拉晶體管導(dǎo)通,從而在輸出218和GND 208之間提供了導(dǎo)通通路。如此,輸出218被下拉至已知的、非浮動的電壓電平。
總而言之,圖5的實(shí)施例可在若干方面比諸如電路100之類的標(biāo)準(zhǔn)MTCMOS電路有優(yōu)勢。首先,電路500沒有腳開關(guān),因此需要較少的電路面積。其次,當(dāng)聲明了SL 216,電路500處于休眠模式時,下拉晶體管510確保輸出218不會浮動,從而防止連接到輸出218的組件汲取急劇短路電流。
圖6是說明通過頭開關(guān)212連接到VDD 206的、并具有電氣連接到下拉晶體管510的輸出的CMOS反相器的電路600的示意圖。如圖6所示,LVT邏輯門210包括CMOS反相器,它包括LVT PMOS晶體管410和LVT NMOS晶體管420,兩者都接收輸入信號230。如上所討論的那樣,當(dāng)輸入230為低時,LVT PMOS晶體管410在VDD 206和輸出430之間建立了導(dǎo)通通路,當(dāng)輸入230為高時,LVT NMOS晶體管420在GND 208和輸出430之間建立了導(dǎo)通通路。
如上所述,LVT邏輯門210電氣連接到用于在活動模式和休眠模式之間切換邏輯門的頭開關(guān)212。簡而言之,當(dāng)聲明了SL 216時(SL為高),頭開關(guān)212關(guān)斷,將VDD 206與邏輯門210隔離,LVT邏輯門210處于休眠模式。相反地,當(dāng)解除聲明SL 216時(SL 216為低),頭開關(guān)212導(dǎo)通,將VDD 206與邏輯門210電氣連接,LVT邏輯門210處于活動模式。與同時采用頭開關(guān)和腳開關(guān)的電路相比,僅使用頭開關(guān)212可減少電路面積。
作為輸入230的反相的輸出610還電氣連接到下拉晶體管510,以防止在LVT邏輯門210處于休眠模式時輸出610浮動。下拉晶體管510的操作與上述關(guān)于圖5所描述的相同。簡而言之,當(dāng)聲明了SL 216時(SL 216為高),LVT邏輯門210進(jìn)入休眠模式,下拉晶體管510導(dǎo)通,從而在輸出610和GND 208之間提供電氣連接,將輸出610下拉至GND 208。由于在休眠模式期間防止輸出610浮動,因此可把例如反相器450之類的其它邏輯門電氣鏈接到輸出610,而不會有不希望的急劇短路電流流過反相器450的危險。
本領(lǐng)域的技術(shù)人員將理解可使用各種不同的技術(shù)來表示信息和信號。例如,可通過電壓、電流、電磁波、磁場或粒子、光場或粒子、或其組合來表示貫穿上述說明中的數(shù)據(jù)、指令、命令、信息、信號、位、碼元、碼片。
本領(lǐng)域的技術(shù)人員會進(jìn)一步理解到可用電子硬件、計算機(jī)軟件或其組合來實(shí)現(xiàn)這里所揭示的各種實(shí)施例中所描述的各種示例性的邏輯塊、模塊、電路和算法步驟。為了清楚地說明硬件和軟件的可互換性,已經(jīng)通過功能性的描述描述了各種說明性的組件、塊、模塊、電路和步驟。這些功能是按硬件實(shí)現(xiàn)還是按軟件實(shí)現(xiàn),這取決于強(qiáng)加于整個系統(tǒng)的特定的應(yīng)用和設(shè)計局限。本領(lǐng)域的技術(shù)人員可對每種特定應(yīng)用以各種方式來實(shí)現(xiàn)所描述的功能,但是各種實(shí)施決定不應(yīng)被解釋成對背離本發(fā)明的范圍。
可用設(shè)計成執(zhí)行這里所述的功能的通用處理器、數(shù)字信號處理器(DSP)、專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FPGA)或其它可編程邏輯器件、離散門或晶體管邏輯、離散硬件組件、或其組合來實(shí)現(xiàn)或執(zhí)行這里連同各種實(shí)施例所描述的各種說明性的邏輯塊、模塊、以及電路。通用處理器可以是微處理器,但作為替代,處理器可以是任何常規(guī)處理器、控制器、微控制器或狀態(tài)機(jī)。處理器還可實(shí)現(xiàn)為計算設(shè)備的組合,例如DSP與微處理器的組合、與一個DSP核心相聯(lián)系的多個微處理器、一個或多個微處理器,或任何其它此類配置。
這里連同所揭示的實(shí)施例描述的方法或算法的步驟可直接以硬件或處理器執(zhí)行的軟件模塊中實(shí)施,或采用兩者的結(jié)合。軟件模塊可駐留于RAM存儲器、閃存、ROM存儲器、EPROM存儲器、EEPROM存儲器、寄存器、硬盤、可移動盤、CDROM、或本領(lǐng)域中所已知的其它形式的存儲介質(zhì)。示例性的存儲介質(zhì)電氣連接到處理器,使得處理器能夠?qū)ζ渥x寫信息。作為替代,存儲介質(zhì)可集成于處理器內(nèi)。處理器和存儲介質(zhì)可駐留于ASIC中。ASIC可駐留于移動站、基站或基站控制器中。作為替代,處理器和存儲介質(zhì)可以是移動站、基站或基站控制器中的離散組件。
給出了所揭示的實(shí)施例的前述描述,以使得本領(lǐng)域的技術(shù)人員能夠?qū)嵤┍景l(fā)明。對于本領(lǐng)域的技術(shù)人員來說,對這些實(shí)施例的各種修改是顯而易見的,可以把這里所揭示的一般原理運(yùn)用于其它實(shí)施例,而不背離本發(fā)明的要旨和范圍。從而,本發(fā)明不限于這里所揭示的實(shí)施例,而是應(yīng)符合這里所揭示的最寬泛的范圍。
權(quán)利要求
1.一種集成電路,其特征在于,包括包括基準(zhǔn)端子和輸出端子的邏輯門;具有電氣連接至所述基準(zhǔn)端子的第一端子和電氣連接至一基準(zhǔn)信號的第二端子的腳開關(guān);以及電氣連接至所述輸出端子、用于在所述腳開關(guān)關(guān)斷時將所述輸出端子的電壓電平調(diào)節(jié)到一已知電壓電平的晶體管。
2.如權(quán)利要求1所述的集成電路,其特征在于,所述晶體管是電氣連接到所述輸出端子的用于將所述輸出端子的電壓電平提高到一已知電壓電平的上拉晶體管。
3.如權(quán)利要求1所述的集成電路,其特征在于,所述晶體管是電氣連接到所述輸出端子的用于將所述輸出端子的電壓電平降低到一已知電壓電平的下拉晶體管。
4.如權(quán)利要求2所述的集成電路,其特征在于,所述腳開關(guān)包括NMOS晶體管,所述上拉晶體管包括PMOS晶體管。
5.如權(quán)利要求4所述的集成電路,其特征在于,所述NMOS晶體管的閾值電壓比所述邏輯門的閾值電壓高。
6.如權(quán)利要求4所述的集成電路,其特征在于,還包括電氣連接到所述腳開關(guān)和所述上拉晶體管、用于控制所述腳開關(guān)和所述上拉晶體管的休眠信號,當(dāng)聲明了所述休眠信號時,所述腳開關(guān)關(guān)斷,而所述上拉晶體管導(dǎo)通。
7.如權(quán)利要求1所述的集成電路,其特征在于,還包括頭開關(guān),所述頭開關(guān)包括電氣連接到所述邏輯門的電壓端子的第一端子和電氣連接到一電壓源的第二端子。
8.如權(quán)利要求1所述的集成電路,其特征在于,所述邏輯門包括CMOS反相器。
9.一種集成電路,其特征在于,包括包括電壓端子和輸出端子的邏輯門;包括電氣連接到所述電壓端子的第一端子和電氣連接到一電壓源的第二端子的頭開關(guān);以及電氣連接到所述輸出端子、用于在所述頭開關(guān)關(guān)斷時將所述輸出端子的電壓電平調(diào)節(jié)到一已知電壓電平的晶體管。到所述輸出端子的用于將所述輸出端子的電壓電平提高到一已知電壓電平的上拉晶體管。
10.如權(quán)利要求9所述的集成電路,其特征在于,所述晶體管是電氣連接到所述輸出端子的用于將所述輸出端子的電壓電平提高到一已知電壓電平的上拉晶體管。
11.如權(quán)利要求9所述的集成電路,其特征在于,所述晶體管是電氣連接到所述輸出端子的用于將所述輸出端子的電壓電平降低到一已知電壓電平的下拉晶體管。
12.如權(quán)利要求11所述的集成電路,其特征在于,所述頭開關(guān)包括PMOS晶體管,所述下拉晶體管包括NMOS晶體管。
13.如權(quán)利要求12所述的集成電路,其特征在于,所述NMOS晶體管的閾值電壓比所述邏輯門的閾值電壓高。
14.如權(quán)利要求12所述的集成電路,其特征在于,還包括電氣連接到所述頭開關(guān)和所述下拉晶體管、用于使所述頭開關(guān)和所述下拉晶體管導(dǎo)通和關(guān)斷的休眠信號,當(dāng)聲明了所述休眠信號時,所述頭開關(guān)關(guān)斷,而所述下拉晶體管導(dǎo)通。
15.如權(quán)利要求9所述的集成電路,其特征在于,還包括腳開關(guān),所述腳開關(guān)包括電氣連接到一基準(zhǔn)端子的第一端子和電氣連接到一基準(zhǔn)信號的第二端子。
16.一種多閾值CMOS電路,即MTCMOS電路,其特征在于,具有休眠模式和活動模式,并包括電氣連接到一上拉晶體管的輸出端子,所述上拉晶體管配置成在所述輸出端子上保持已知的電壓電平,同時所述MTCMOS電路處于休眠模式。
17.如權(quán)利要求16所述的MTCMOS電路,其特征在于,所述腳開關(guān)包括NMOS晶體管,所述上拉晶體管包括PMOS晶體管。
18.一種包括集成電路的電子設(shè)備,其特征在于,所述集成電路包括包括輸出端子的邏輯門;電氣連接到所述輸出端子的上拉晶體管;用于將所述邏輯門與一基準(zhǔn)電壓相隔離的裝置;以及用于將所述輸出端子上的電壓電平調(diào)節(jié)到一已知電壓電平的裝置,其中所述隔離動作和所述調(diào)節(jié)動作實(shí)質(zhì)上同時發(fā)生。
19.如權(quán)利要求18所述的電子設(shè)備,其特征在于,所述邏輯門包括CMOS邏輯門。
20.如權(quán)利要求18所述的電子設(shè)備,其特征在于,所述電子設(shè)備是無線電話機(jī)或?qū)ず羝鳌?br>
21.一種用于在邏輯門處于休眠模式時防止邏輯門的輸出浮動的方法,其特征在于,所述方法包括提供電氣連接至所述邏輯門的基準(zhǔn)端子的腳開關(guān),其中當(dāng)所述腳開關(guān)關(guān)斷時,所述休眠模式發(fā)生;提供電氣連接至所述邏輯門的輸出端子的上拉晶體管;以及當(dāng)所述邏輯門處于休眠模式時,激活所述上拉晶體管。
22.如權(quán)利要求21所述的方法,其特征在于,所述邏輯門包括CMOS反相器。
23.如權(quán)利要求21所述的方法,其特征在于,所述腳開關(guān)包括NMOS晶體管,所述上拉晶體管包括PMOS晶體管。
24.一種用于防止邏輯門的輸出端子的電壓電平浮動的方法,其特征在于,包括提供電氣連接至所述輸出端子的上拉晶體管;禁用連接至所述邏輯門的腳開關(guān),其中所述禁用使得所述邏輯門與一基準(zhǔn)電壓相隔離;以及激活上拉晶體管,使得將所述輸出端子上的電壓電平調(diào)節(jié)到一已知電壓電平,其中所述激活動作和所述禁用動作實(shí)質(zhì)上同時發(fā)生。
25.如權(quán)利要求24所述的方法,其特征在于,還包括禁用連接至所述邏輯門的頭開關(guān),其中所述禁用使得所述邏輯門與一電壓源相隔離。
26.一種用于防止電氣連接至多閾值CMOS電路的輸出端子的組件汲取急劇短路電流的方法,其特征在于,所述方法通過激活電氣連接至所述輸出端子的晶體管,使得將所述輸出端子的電壓電平調(diào)節(jié)到大約一已知電壓電平。
27.如權(quán)利要求26所述的方法,其特征在于,所述晶體管連接至提供所述已知電壓電平的電壓源,使得當(dāng)所述晶體管激活時,所述輸出端子上的已知電壓電平實(shí)質(zhì)上等于所述已知電壓電平。
28.如權(quán)利要求26所述的方法,其特征在于,所述晶體管連接至一基準(zhǔn)電壓,使得當(dāng)所述晶體管激活時,所述輸出端子上的電壓電平實(shí)質(zhì)上等于所述基準(zhǔn)電壓的電壓電平。
全文摘要
上拉和/或下拉晶體管電氣連接到MTCMOS邏輯門的輸出。當(dāng)電路進(jìn)入休眠模式時(例如解除聲明高電壓閾值頭開關(guān)和/或腳開關(guān)),使用上拉晶體管將所述輸出上拉至已知的非浮動的電壓電平,消除了既不具有腳開關(guān)也不具有頭開關(guān)的連接電路汲取急劇短路電流。類似地,當(dāng)下拉晶體管電氣連接到MTCMOS邏輯門的輸出時,當(dāng)電路處于休眠模式時,輸出被下拉至地電平或其它基準(zhǔn)電平。作為在邏輯門的輸出添加上拉或下拉晶體管的結(jié)果,輸出被拉至已知的非浮動的電平,防止電氣連接到邏輯門的輸出的組件汲取急劇短路電流。
文檔編號H03K19/00GK1656681SQ03811849
公開日2005年8月17日 申請日期2003年5月23日 優(yōu)先權(quán)日2002年5月24日
發(fā)明者M·H·薩尼, G·A·烏格哈拉, J·德加科 申請人:高通股份有限公司