專利名稱：電平漂移電路和有源矩陣驅動器的制作方法
技術領域：
本發(fā)明涉及一種電平漂移電路和一種包括該電路的有源矩陣驅動器。
背景技術：
例如，在需要響應幅值基本低于電源電壓的輸入信號的數(shù)字金屬氧化物半導體(MOS)電路中，就需要電平漂移電路。此電路用于與低電壓信號，例如典型地具有1至5伏的幅值范圍，但實質上工作在高于電源電壓的幅值范圍，如10至20伏，連接的硅絕緣體(SOI)電路。此設備的一個特定實例是用于由多晶硅薄膜晶體管(TFTs)制造的平板有源矩陣顯示器的單片驅動電路。電平漂移電路的另一個應用是在不同的邏輯系列之間作接口，例如在TTL和CMOS之間。
附圖1表示一種公知的電平漂移電路，該電路包括源極均接地，漏極分別與p溝道晶體管3和4的漏極連接的n溝道晶體管1和2。晶體管3和4的源極分別與p溝道晶體管5和6的漏極連接，晶體管5和6的源極都連接到電源線vdd。晶體管1和3的漏極連接到晶體管6的柵極和互補輸出端！OUT，而晶體管2和4的漏極連接到晶體管5的柵極和輸出端OUT。晶體管1和3的柵極連接到輸入端IN，而晶體管2和4的柵極連接到互補輸入端IN。
盡管這種設備可以提供數(shù)字輸入信號的電平漂移，以使得輸出電壓擺動大于輸入電壓擺動，但是這種設備不允許晶體管的閾電壓與輸入信號的電平相似。例如，多晶硅晶體管閾值范圍為3伏，所以這種電路只能以具有實質上比地電位高的電位的輸入信號進行工作。
附圖2表示另一公知的更允許高晶體管閾電壓的電平漂移電路。此種設備被稱為差動電流鏡像讀出放大器且在，例如West和K.Eshragian，“Principal of CMOS Design”，Addson Wesly，1993.中公開。這種電路包含一對差動n溝道晶體管7和8，它們的柵極分別連接到互補輸入終端INB和IN，源極連接到一個包括柵極與偏壓源Vbias連接，源極連接到電源線vss的n溝道晶體管9的尾電流源。晶體管7和8的漏極與由連接到另一個電源線vddd的p溝道晶體管10和11形成的電流鏡像電路連接，并且晶體管7的漏極形成電路的輸出端OUT。然而，這種類型的電路不能提供高電平漂移，尤其對于一邏輯電平未漂移的數(shù)字邏輯信號。
附圖3表示US5729154公開的另一種公知的更加適合于多晶硅集成技術的電平漂移器。此電路包括一個n溝道晶體管12，其源極連接到輸入端IN，其漏極連接到p溝道晶體管13的漏極，該p溝道晶體管13的源極連接到電源線vddd。另一個n溝道晶體管14的源極連接到電源線vss，其柵極和漏極互連并連接到晶體管12的柵極和p溝道晶體管15的漏極。p溝道晶體管15的源極連接到電源線vddd。晶體管13和15的柵極連接到電源線vss。晶體管12和13的漏極連接到一個包括晶體管16和17且輸出端形成電平漂移電路的輸出端OUT的常規(guī)互補晶體管反相器。
這種設備的一個缺點是具有相對高的電流消耗。特別是晶體管14和15在電源線vddd和vss間形成一個連續(xù)傳導電流的通路。而且，當輸入到晶體管12源極的輸入信號是邏輯低電平信號時，又會通過晶體管12和13在電源線之間形成另一通路。為了避免電平漂移電路的輸入和輸出信號之間的相位延遲，該電路必須以高速工作。這就需要相對大的電流，同時也會導致相對大的功率消耗。
GB2360405公開了能高速工作并具有相對低的功率消耗的電平漂移電路。附圖4表示這種包括一個n溝道晶體管18和一個p溝道晶體管19的電路的一個實例。晶體管18的源極和柵極分別連接到信號輸入端IN和啟動輸入端EN，而晶體管18的漏極連接到輸出終端OUT。晶體管19的柵極連接到電源線vss，源極連接到另一電源線vddd，漏極連接到輸出終端OUT。
當激活啟動輸入端EN的啟動信號時，相對于電源線vss來說,晶體管18的柵極電壓被偏置為高于其閾電壓。晶體管19被偏置為導通，但比晶體管18的導電力“弱”得多。當輸入端IN的輸入信號處于低電平(處于或接近電源線vss的電位)時，晶體管18導通且比晶體管19的導電力強得多，因此輸出信號下拉至低電位。相反地，當輸入信號處于較高電位時，晶體管18截止，輸出端OUT被晶體管19下拉至電源線vddd的電壓。當電路禁止時，晶體管18截止，輸出端OUT被晶體管19下拉至電源線vddd的電壓。
附圖5表示如圖4所示的電平漂移電路的一個改進形式，其啟動輸入端EN也連接到反相器20的輸入端，反相器20的輸出端連接到晶體管19的柵極和下拉晶體管21。在這種情況下，當電路被禁止時，晶體管19截止，下拉晶體管21將輸出端OUT下拉至電源線vss的電壓。
附圖6表示GB2360405中電平漂移電路的另一形式。晶體管18的柵極連接到n溝道晶體管22的柵極和漏極，晶體管22的源極連接到電源線vss。晶體管22的柵極和漏極連接到p溝道晶體管23的漏極，晶體管23的源極連接到電源線vddd，柵極連接到晶體管19的柵極和啟動輸入端EN。啟動輸入端EN連接到下拉晶體管21的柵極與晶體管22并聯(lián)的另一下拉晶體管24的柵極。
此設備提供了“過關”晶體管18的更精確偏置以及較高程度的電平漂移。當電路被啟動，晶管管22和23將晶體管18的柵極電壓偏置到剛好高過它的閾電壓。當電路被禁止時，下拉晶體管24導通，晶體管18和22的柵極下拉至電源線vss的電壓，以使得晶體管截止。
這種電路有諸多應用，其中電平將被漂移的輸入信號具有一相對小的占空比(MSR)且只有輸入信號的一個邊沿需要精確定時的同步要求。例如，其中一種應用就是在有源矩陣顯示器中使用這種電路來漂移垂直和水平的同步信此號的電平，如圖7所示。盡管GE2360405公開的電平漂移電路具有較好的性能，但由于電路要不斷地被啟動以便響應輸入的同步脈沖，它們不可能提供最佳的解決辦法。
US6268755公開了帶有獨立控制輸出電壓的上升下降次數(shù)的MOSFET預驅動電路。該電路包括一個第一電平漂移電路和一個用于控制輸出信號上升下降次數(shù)的第二級，該第一電平漂移電路能夠將具有第一電壓擺動的輸入信號轉換為具有第二電壓擺動的輸出電壓。
US6087881公開了一種具有兩個串聯(lián)的電平漂移級的集成電路電壓漂移預驅動電路。這種電平漂移電路用了三個偏置電源電路，每個都提供一個不同的DC偏壓。第一級將輸入信號電壓從最低的偏壓漂移到中間偏壓。第二級將信號電壓從中間偏壓漂移到最高偏壓。這種設備分散了設備間電壓擺動，以使得任何單一設備跨介質層的壓力減小。
通過以上對常規(guī)結構的描述，為了避免電平漂移電路的輸入和輸出信號之間的相位延遲，電路必須以高速工作。這就需要相對大的電流，從而導致相對大的功率消耗。
本發(fā)明的一個目的是要提供一種解決上述問題的、能以高速工作的和相對于上述現(xiàn)有技術具有較低功率消耗的電平漂移電路，及一種使用該電路的有源矩陣驅動器。

發(fā)明內容
根據(jù)本發(fā)明的第一方面，提供一電平漂移電路包括一第一電平漂移級，它包括第一啟動輸入端、用于接收具有第一電壓擺動的輸入信號的第一信號輸入端、提供具有比第一電壓擺動大的第二電壓擺動的第一輸出信號的第一輸出端、啟動時的第一功率消耗及第一切換速度；一個第二電平切換級，它包括一個連接到第一輸出端的第二啟動輸入端、接收輸入信號的第二信號輸入端、提供具有比第一電壓擺動大的第三電壓擺動的第二輸出信號的第二輸出端、啟動時的第二功率消耗和禁止時的第三功率消耗，該第二功率消耗比第一和第三功率消耗的任意一個都大、以及比第一切換速度快的第二切換速度。
用于此處的術語“電壓擺動”表示信號的最大電壓和最小電壓的差。用于此處的術語“切換速度”指的是在預定容許范圍內在信號的極值之間切換所花費時間的倒數(shù)。
輸入信號可在第一和第二電平間擺動，第一和第二級可設置成只漂移第二電平。第一電平可以是地電位。
第三功率消耗實質上可以等于零。
第二級可包括設置裝置，當?shù)诙壉唤箷r，該設置裝置用于將第二輸出信號設置到預定狀態(tài)(例如高電平、低電平或高阻抗)。該設置裝置可包括一個上拉或下拉晶體管，該晶體管的控制電極連接到第二啟動輸入端。
第一啟動輸入端可連接為不間斷地啟動第一級。
第一和第二信號輸入端是差動輸入端。
該電路可包括一個時序邏輯電路，該時序邏輯電路具有連接到第二輸出端的同步輸入端和用于接收時鐘信號的時鐘輸入端。該邏輯電路可被設置為產生與第二輸出信號和時鐘信號同步的輸出脈沖。每個輸出脈沖可具有一實質上等于時鐘信號的脈沖寬度或周期的脈沖寬度。
該邏輯電路可包含一個D型鎖存器，該鎖存器包括一個連接到第二輸出端的數(shù)據(jù)輸入端一個用于接收時鐘信號的時鐘輸入端。該邏輯電路或包含一個與門，該與門具有一個連接到第二輸出端的第一輸入端和一個連接到該鎖存器的反相輸出的第二輸入端。
該電路可包括一個第三電平漂移級，該第三電平漂移級具有一個連接到邏輯電路的時鐘輸入端的第三輸出端、一個用于接收時鐘信號的第三信號輸入端，以及一個響應第二輸出信號的第三啟動輸入端。第三啟動輸入端可連接到第二輸出端。
可選地，第三啟動輸入端可被設置為接收邏輯電路的輸出信號的補碼與第二輸出信號相與的結果。
第一和第二級以及可能存在的第三級均可包括一個子級，該子級包括一個第一導電型的第一晶體管，該第一晶體管的共用終端連接到級信號輸入端，其輸出終端連接到具有與第一導電型相反的第二導電型的第二晶體管的輸出終端，該第二晶體管的共用終端連接到第一電源線。第一晶體管的輸出終端可通過至少一個反相器連接到級輸出端。第一晶體管的控制終端可連接到級的啟動輸入端。第二晶體管的控制終端可連接到第二電源線。
子級可包含一個第一導電型的第三晶體管和一個第二導電型的第四晶體管，該第三晶體管的控制和輸出終端連接到第一晶體管的控制終端，該第四晶體管的共用終端連接到第一電源線，輸出終端連接到第三晶體管的輸出終端，控制終端連接到第二晶體管的控制終端和級的啟動輸入端。第三晶體管的共用終端可連接到第二電源線。在輸入互補信號的情況下，第三晶體管的共用終端可連接到級互補信號輸入端。
第二級及可能存在的第三級的子級均可包括一個下拉晶體管，該下拉晶體管連接在第一晶體管的輸出終端與另一或第二電源線之間，該另一或第二電源線帶有一個連接到第二或第三啟動輸入端的控制終端。
此處用到的一般指晶體管終端的術語是共用終端和輸出終端通過晶體管連接到主導電路徑，并且控制終端和共用終端之間的電壓或控制終端和共同終端之間的電流控制著共同終端和輸出終端之間主導電路徑的導電性。在采用場效應晶體管的情況下，共用終端就是其源極，輸出終端就是其漏極，而控制終端就是其柵極。
上述每個晶體管可以是金屬氧化物半導體(MOS)晶體管，例如，多晶硅薄膜晶體管。
根據(jù)本發(fā)明的第二方面，還提供了包括根據(jù)本發(fā)明第一方面的電路的有源矩陣驅動器。
這樣，提供以高速工作并具有相對較低的功率消耗的電平漂移電路就成為可能。這種設備特別適合具有小占空比的電平漂移信號，因為第二級可以相對低的占空度啟動。第二級的相對高的功率消耗只出現(xiàn)在必要時，而第一級不需要以這樣高的速度工作，因此功率消耗就低得多。這種設備特別適合那些輸入信號是脈沖且每個脈沖只有一個邊沿需要同步化。
這種電路的還一優(yōu)點是，當以MOS晶體管來實現(xiàn)時，由熱電子和其它諸如氧化物充電的影響導致的單一設備柵極電介質的老化將會減少。電路的第一級具有相對低的電流消耗。第二級具有較高的電流消耗，但該級設備的接通時間實質上減少了。因此，任何單一設備的變形就會減少。
此電平漂移電路為產生，例如在有源矩陣驅動器中直接用作控制信號，提供了一低功率消耗的設備。


本發(fā)明將參照附圖結合實施進一步進行描述圖1至圖6是公知類型的電平漂移電路的電路圖；圖7是用于諸如平板顯示器的有源矩陣驅動器的公知類型的垂直和水平同步信號的波形圖；圖8是構成本發(fā)明一實施例的電平漂移電路的方框圖；圖9是圖8所示電路工作波形圖；圖10是構成本發(fā)明第二實施例的電平漂移電路的方框圖；圖11至圖14是圖8和圖10所述類型電路的電路圖；圖15是構成本發(fā)明第三實施例的電路的方框圖；圖16是圖15所示電路工作波形圖；圖17是構成本發(fā)明第四實施例的電路的方框圖；圖18是圖17所示電路工作波形圖；圖19至圖21是圖17所示類型電路的電路圖；圖22是包括構成本發(fā)明第一實施例的電平漂移電路有源矩陣顯示器和有源矩陣驅動器的方框圖。
相同的附圖標記指的是所有附圖中相同部分。
具體實施例方式
在不喪失一般性及僅作為示例的條件下，以下描述的實施例是關于當信號的共用地邏輯電平實質上不變時用于提高輸入信號的邏輯高電平的電平漂移電路。例如，輸入信號可以是在0伏(VSS)和3伏(VHH)之間切換的數(shù)字邏輯信號，輸出信號可以是在0伏和15伏(VDD)之間轉換的數(shù)字邏輯信號。
圖8所示的電平漂移電路包括第一電平漂移級30和第二電平漂移級31。第一級30具有一個連接到電平漂移電路的啟動輸入端EN的啟動輸入端EN1。啟動輸入端EN如所示接地，以使得第一級30能不間斷地被啟動，但這不是必須的。第一級30具有一個連接到電平漂移級的信號輸入端IN的第一輸入端。輸入端IN接收相對低的電壓擺動的數(shù)字信號，該電平漂移電路需要將高邏輯電平從VHH提高至VDD。
第二級31具有一個連接到第一級30的輸出端OUT1的第二啟動輸入端EN2。第二級31還具有一個連接到輸入端IN的信號輸入端。第二級31的輸出端OUT2連接到電平漂移電路的輸出端OUT。第一級30包括一個低速低功率電平漂移器。第二級31包括一個根據(jù)第一級30的輸出信號啟動或禁止的高速高功率電平漂移器。第一級30如所示不斷地啟動以便捕獲輸入信號脈沖的第一邊沿。
圖9示出了具有一個“高態(tài)有效”輸入數(shù)字信號怕電平漂移電路工作期間的波形?？商峁┑珜⒉辉僭敿毭枋鲇幸粋€“低態(tài)有效”輸入數(shù)字信號的類似的工作。
當輸入端IN的輸入信號處于邏輯低電平時，不間斷地被啟動的第一級30的輸出端OUT1將處于邏輯低電平，這樣第二級31就會被禁止。第二級31處在相對高的電流下以便高速工作，但被禁止時，就消耗低得多的電流，比如零電流。由于第一級30不需要提供高速的切換速度，因此第一級30以實質上比第二級31低的電流工作。
當脈沖的上升沿到達輸入端IN時，第一級30的輸出信號升高至漂移的高邏輯電平VDD。當該輸出信號達到第二級31的啟動閾值時，第二級31就啟動，其輸出端OUT2就較快切換至高邏輯電平VDD。當脈沖的下降沿到達時，第二級31的輸出端OUT2就快速切換到低邏輯電平。第一級30的輸出端OUT1將較緩慢地切換至低邏輯電平，因此當脈沖的下降沿通過第二級31后，第二級31就禁止。這樣，輸出脈沖的下降沿實質上就與輸入脈沖的下降沿同步了。然后，第二級31保持禁止直到下一個脈沖到達輸入端IN。
電平漂移電路的功率消耗等于第一級30的功率消耗與第二級31的功率消耗乘以輸入信號的占空比的乘積之和。用于低溫多晶硅技術中的一個典型的電平漂移電路，其第一級30的功率消耗為100w，第二級31啟動時的功率消耗為2mw，禁止時實質上為0，典型的輸入信號的占空比為0.05。因此電平漂移電路的平均功率消耗為200w。為了使傳統(tǒng)的或公知的設備達到類似速度工作，等效電路就要消耗大約2mw的功率。因此，當達到期望的速度工作時，功率消耗就會降低一個數(shù)量級。
通過輸入信號占空比的范圍能夠達到節(jié)約功率，而每個脈沖下降沿的傳送延遲可以與特殊應用要求的一樣低。為了使高態(tài)有效脈沖上升沿的傳送延遲最小化，電平漂移電路被設計為工作在低態(tài)有效脈沖。假如(高態(tài)有效)輸入信號的占空比不太大時，仍可達到節(jié)約功率消耗，有源元件上的壓力也會降低。
圖10所示的電平漂移電路與圖8的區(qū)別僅在于電路具有互補輸入端IN和INB，每一個級30和31都有一對互補信號輸入端。雖然操作相同，但圖10所示的電路能為給定輸入電壓擺動的電平提供更大的輸出電壓擺動。因此以非常低的電平擺動的輸入信號，例如大約1伏，獲得穩(wěn)定的工作是可能的。
圖11表示圖8中電平漂移電路的電路設備的一特定實例。第一級30是上文描述的如圖3所示的類型，但它改進為晶體管13和15的柵極都連接到啟動輸入端EN。當啟動信號處于邏輯高電平時，晶體管13和15都關斷以禁止第一級。當啟動信號處于邏輯低電平時，晶體管13和15都接通，第一級以上文描述的那樣工作。
第二級包括一個象上文描述的和圖6所示的電平漂移器。然而，為了保證經電平漂移的輸出信號具有實質上等于電源電壓和地電勢的較高和較低電壓，第二級還包括串聯(lián)的互補反相器晶體管33、34和35、36。
圖12更詳細地示出了與圖11所不同的另一個電平漂移電路，該電路以低態(tài)有效的輸入信號工作。與圖11所示不同的是，第一級30還具有另一個包括晶體管37和38的反相器，該反相器連接在包括晶體管16和17的反相器膠第二級31的啟動輸入端之間。包括晶體管16和17的反相器的輸出端連接到晶體管21的柵極，在該實施例中，晶體管21是一個p溝道上拉晶體管。
圖13示出了以低態(tài)有效輸入信號工作的另一個電路。該電路與圖12所示電路不同的是，該電路的第一級30和第二級31的任一個的主電平漂移子級都包括上文描述的如圖4所示類型的電路。因此，第一級30包括一個電平漂移子級，該電平漂移子級包括其后連接著圖12所示的兩個反相器的晶體管18和19。相似地，第二級31包括一個子級，該子級包括其后連接著圖12所示的兩個反相器的晶體管18’和19’。第一和第二級的輸出端是如圖所示的OUT1和OUT2。
圖14所示的電路也以低態(tài)有效輸入信號工作，與圖12所示電路不同的是，它被設置為在輸入端IN和INB接收互補輸入信號。晶體管14和22的源極都連接到互補輸入端INB。
圖15示出了為了產生，例如用于有源矩陣驅動器，的控制信號，而執(zhí)行電平漂移的電路設備。該電路設備包括一個兩級電平漂移器40，例如圖8、圖10至圖14所示的任何一種類型，其信號輸入端IN被設置為接收在較低邏輯電平VSS和較高邏輯電平VHH之間切換的同步信號SYNC號。兩級電平漂移器40在其輸出端OUT2提供經電平漂移的信號，這些信號在VSS和VDD之間切換。這些信號提供給時序邏輯電路41的同步輸入端，該時序邏輯電路41有一個用于接收時鐘信號DCK的時鐘輸入端，該時鐘信號DCK在VSS和VDD之間切換。電路41提供一個也在VSS和VDD之間切換的輸出信號。
圖16示出了圖15所示的電路設備工作時的波形。OUT(1)和OUT(2)表示從電路41輸出的兩種類型的輸出脈沖。在這兩種波形曲線中，輸出脈沖的上升沿與時鐘信號DCK的上升沿和同步信號SYNC IN的上升沿都同步。OUT(1)示出了具有一個時鐘脈沖寬度的輸出脈沖，OUT(2)示出了具有一個時鐘周期的輸出脈沖。該輸出脈沖可直接用作有源矩陣驅動器的控制信號。
圖17示出了不同于圖15所示的電路設備。在圖17中提供了一個用于電平漂移時鐘信號DCK的單級電平漂移器42，以使較高電平從VHH切換至VDD。電平漂移器42具有一個連接到兩級電平漂移器40的第一級的輸出端OUT1的啟動輸入端。單級電平漂移器42可以是，例如上文描述的和圖4至圖6所示的任一類型。因此，該單級電平漂移器42是高速型，且由兩級電平漂移器40的第二級同步啟動。
通過圖18的波形圖來描述圖17的電路設備的操作。如前所述，兩級電平漂移器40以圖18的DSLS IN所標識的低態(tài)有效同步信號工作。由兩級電平漂移器40的第一級產生的啟動信號用DSLS OUT1標識。輸入到單級電平漂移器的輸入端的時鐘脈沖用SSLSIN表示，該級的輸出用SSLS OUT標識。時序邏輯電路41的輸出端的輸出用OUT表示。
相對高功率的單級電平漂移器42需要以高速工作，所以只有在需要時才啟動。因此，圖17所示的電路設備比圖15的電路設備具有較低的功率消耗。
圖19詳細描述了圖17所示實施例中的時序邏輯電路41的一個特定形式。單級電平漂移器42的輸出端連接到互補時鐘輸入端CDB，還通過一個反相器43連接到D型鎖存器44的直接時鐘輸入端CK。鎖存器44的互補輸出端QB連接到與非門45的第一輸入端，與非門45的第二輸入端連接到兩級電平漂移器40的輸出端OUT2及鎖存器44的數(shù)據(jù)輸入端。門45的輸出端連接到反相器46的輸入端，該反相器46提供的輸出信號OUT(1)具有與時鐘脈沖寬度相同的脈沖寬度。
圖20示出了圖19所示的時序邏輯電路41的一個改進形式，以提供具有與時鐘信號DCK的周期相同的脈沖寬度的輸出信號OUT(2)。在此情況下，單級電平漂移器42的輸出端連接到鎖存器44的直接時鐘輸入端CK，還通過反相器43進行反相并連接到互補時鐘輸入端CKB。
圖21示出了不同于圖20所示的電路設備，以防止處理變化帶來的影響。特別是，如果由于處理變化而使第一級的工作速度比期望得快，該單級電平漂移器42可能不會足夠長時間有效以從時序邏輯電路41產生正確的輸出脈沖。為了解決這一問題，兩級電平漂移器40的第一級的輸出端通過反相器47連接到或非門48的第一輸入端，該或非門48的第二輸入端連接到反相器45的輸出端，它的輸出端連接到單級電平漂移器42的啟動輸入端。
該設備鎖存單級電平漂移器42以使其保持啟動狀態(tài)，直到反相器46的輸出端的輸出脈沖完成第二個轉換。因此，該電路設備對由處理變化而產生的錯誤操作不敏感。
圖22示出了平板型有源矩陣液晶顯示器，它包括一個控制液晶圖象元素(未示出)的有源矩陣50和一個有源矩陣驅動器。該驅動器包括一個數(shù)據(jù)線驅動器51，一個掃描線驅動器52，一個顯示控制器53和一個控制信號接口54。顯示控制器53以較高電壓擺動工作，接收不需要電平漂移的定時及數(shù)據(jù)信號。控制信號接口54接收具有較低電壓擺動的、需要電平漂移的控制信號?？刂菩盘柦涌?4因此包含一個或多個如圖8至21所示的任一電平漂移電路或電路設備。因此，引入的低電壓電平控制信號，如圖7所示的垂直和水平同步信號，被電平漂移并用在顯示控制器53中及線驅動器51和52中來控制顯示器的工作。
以上描述的本發(fā)明，提供了一種能夠以高速工作的、并與前述的現(xiàn)有技術相比具有相對低的功率消耗的電平漂移電路，以及使用該電平漂移電路的一種有源矩陣驅動器。
權利要求
1.一電平漂移電路，包括一第一電平漂移級，它包括第一啟動輸入端、用于接收具有第一電壓擺動的輸入信號的第一信號輸入端、提供具有比第一電壓擺動大的第二電壓擺動的第一輸出信號的第一輸出端、啟動時的第一功率消耗及第一切換速度；一個第二電平切換級，它包括一個連接到第一輸出端的第二啟動輸入端、接收輸入信號的第二信號輸入端、提供具有比第一電壓擺動大的第三電壓擺動的第二輸出信號的第二輸出端、啟動時的第二功率消耗和禁止時的第三功率消耗，該第二功率消耗比第一和第三功率消耗的任意一個都大、以及比第一切換速度快的第二切換速度。
2.如權利要求1所述的電路，其特征在于，輸入信號在第一和第二電壓電平之間擺動，第一和第二級設置為只漂移第二電壓電平。
3.如權利要求2所述的電路，其特征在于，第一電壓電平是地電位。
4.如權利要求1所述的電路，其特征在于，第三功率消耗基本等于零。
5.如權利要求1所述的電路，其特征在于，第二級包括設置裝置，當?shù)诙壉唤箷r，用于將第二輸出信號設置成預定狀態(tài)。
6.如權利要求5所述的電路，其特征在于，設置裝置包括一個上拉或下拉晶體管，該晶體管的控制電極連接到第二啟動輸入端。
7.如權利要求1所述的電路，其特征在于，第一啟動輸入端不間斷地啟動第一級。
8.如權利要求1所述的電路，其特征在于，第一和第二信號輸入端是差動輸入端。
9.如權利要求1所述的電路，其特征在于，包括一個時序邏輯電路，該時序邏輯電路具有連接到第二輸出端的同步輸入端和用于接收時鐘信號的時鐘輸入端。
10.如權利要求9所述的電路，其特征在于，邏輯電路被設置為產生同步于第二輸出信號和時鐘信號的輸出脈沖。
11.如權利要求10所述的電路，其特征在于，每個輸出脈沖都具有基本等于時鐘信號的脈沖寬度或周期的脈沖寬度。
12.如權利要求9所述的電路，其特征在于，邏輯電路包括一個D型鎖存器，該鎖存器具有連接到第二輸出端的數(shù)據(jù)輸入端和連接以接收時鐘信號的時鐘輸入端。
13.如權利要求12所述的電路，其特征在于，邏輯電路包括一個與門，該與門具有連接到第二輸出端的第一輸入端和連接到鎖存器的一個反相輸出的第二輸入端。
14.如權利要求9所述的電路，其特征在于，包括一個第三電平漂移級，它具有連接到邏輯電路的時鐘輸入端的第三輸出端，用于接收時鐘信號的第三信號輸入端，以及響應第二輸出信號的第三啟動輸入端。
15.如權利要求14所述的電路，其特征在于，第三啟動輸入端連接到第二輸出端。
16.如權利要求14所述的電路，其特征在于，第三啟動輸入端被設置成接收第二輸出信號和邏輯電路的輸出信號的補碼相與的結果。
17.如權利要求1所述的電路，其特征在于，每一第一和第二級以及可能存在的第三級包括一個子級，該子級包括第一導電型的第一晶體管，它的共用終端連接到級的信號輸入端，它的輸出終端連接到第二導電型的第二晶體管的輸出終端，該第二晶體管的共用終端連接到第一電源線，其中第二導電型與第一導電型相反。
18.如權利要求17所述的電路，其特征在于，第一晶體管的輸出終端通過至少一個反相器連接到級的輸出端。
19.如權利要求17所述的電路，其特征在于，第一晶體管的控制終端連接到級的啟動輸入端。
20.如權利要求17所述的電路，其特征在于，第二晶體管的控制終端連接到第二電源線。
21.如權利要求17所述的電路，其特征在于，子級包括一個第一導電型的第三晶體管，它的控制終端和輸出終端都連接到第一晶體管的控制終端，一個第二導電型的第四晶體管，它的共用終端連接到第一電源線，它的輸出終端連接到第三晶體管的輸出終端，它的控制終端連接到第二晶體管的控制終端和級的啟動輸入端。
22.如權利要求21所述的電路，其特征在于，第三晶體管的共用終端連接到第二電源線。
23.如權利要求21所述的電路，其特征在于，第三晶體管的共用終端連接到級的互補信號輸入端。
24.如權利要求21所述的電路，其特征在于，每一第二級和可能存在的第三級的子級包含一個下拉晶體管，該晶體管連接在第三晶體管的輸出終端和另一或第二電源線之間，該另一或第二電源線帶有一個連接到第二或第三啟動輸入端的控制終端。
25.如權利要求6所述的電路，其特征在于，每一晶體管都是金屬氧化物半導體(MOS)晶體管。
26.如權利要求17所述的電路，其特征在于，每一晶體管都是金屬氧化物半導體(MOS)晶體管。
27.如權利要求26所述的電路，其特征在于，每一晶體管都是多晶硅薄膜晶體管。
28.一種包括一個如權利要求1所述電路的有源矩陣驅動器。
全文摘要
一種電平漂移電路，包括一個低功率、低速的第一電平漂移器30和一個高功率、高速的第二電平漂移器級31。級30和31都具有連接到用于接收信號的共同輸入端IN的信號輸入端，兩級的電平中至少有一個將被漂移。第一級30的輸出端連接到第二級31的啟動輸入端EN2，并使第二級31的工作在啟動狀態(tài)和禁止狀態(tài)之間切換，其中當?shù)诙?1處于禁止狀態(tài)時，第二級31消耗很少的功率或沒有功率消耗。第一級30具有一個不間斷被啟動的啟動輸入端EN1。
文檔編號H03K19/00GK1445930SQ0311050
公開日2003年10月1日 申請日期2003年3月13日 優(yōu)先權日2002年3月14日
發(fā)明者G·A·卡爾恩斯, C·J·布朗 申請人:夏普株式會社