專利名稱：改進后的具有減小的抖動的分頻器和基于它的發(fā)射器的制作方法
技術領域：
本發(fā)明涉及分頻器和用于分頻的裝置。更具體地，本發(fā)明涉及一種分頻器結構和電路技術，它們基于適用于發(fā)射器、特別適用于射頻信號傳輸?shù)膠ipper分配器結構。本發(fā)明還涉及不需調(diào)制器的發(fā)射器。
近年來人們一直都在努力對射頻(RF)設計進行改進，希望實現(xiàn)在標準互補金屬氧化物半導體(CMOS)中的單芯片收發(fā)機。特別是分頻器和頻率合成器—發(fā)射器中的關鍵模塊之一—的CMOS實現(xiàn)吸引了更多注意。這里最值得注意的趨勢是zipper分配器結構和所謂的電流模式邏輯(CML)。
已知的zipper分配器包括同一電路的除2/3單元的鏈。如

圖1所示，示出了通常的除2/3單元10，它具有五個端子11-15時鐘輸入(CKin)11、分頻后時鐘輸出(CKout)12、模式控制輸入(MDin)13、模式控制輸出(MDout)14和編程輸入(P)15。每個除2/3單元10包括兩個電路塊預定標器邏輯塊16，它受到由稱為循環(huán)結束邏輯17的另一塊所產(chǎn)生的swallow信號(SW)控制，除以2或3。當在編程輸入端15施加編程位P＝0(MDin＝1或MDin＝0)時，單元10除以2，當P＝1且MDin＝1時它除以3。
該除2/3單元通常由CML實現(xiàn)。一基本的CML邏輯電路包括幾個層疊的差動對、兩個電阻或有源負載，以及一個尾電流源。對CML實現(xiàn)的zipper分配器的詳細說明可以參見C.Vaucher和Z.Wang在“Alow-power truly-modular 1.8GHz programmable divider instandard CMOS technology”，ESSCIR’99.pp.406-409，1999和C.Vaucher，I.Ferencic，M.Locher，S.Sedvallson，U.Voegeli和Z.Wang在“A family of low-power truly modular programmabledividers in standard 0.35-mm CMOS technology”，IEEE J.Solid-State Circuits SC-35，No.7，pp.1039-1045，2000。
如圖2A所示，已知分頻器20的一個例子包括由六個除2/3單元21-26構成的鏈和一輸入鎖存器27。該分頻器20由CMOS實現(xiàn)，可以以GHz范圍內(nèi)的輸入時鐘頻率(CK1)來工作。圖2B示出分頻器20的終端信號。圖2B的左側(cè)示出時鐘輸入和時鐘輸出信號(CK1-CK7)，右側(cè)示出模式控制信號(MD1-MD6)以及CK1。本例子中，由于分頻器20由CML實現(xiàn)，因此時鐘輸入和時鐘輸出信號(CK1-CK7)的幅度范圍為-500mV和+500mV(峰-峰)之間。在本例子中，大多數(shù)時間內(nèi)，單元21-26將它們各自的時鐘輸入除以2。如果分頻比為3，則如圖2B左側(cè)所示，脈沖寬度更大。例如在信號CK3的情況下，在時間t1和t2的分頻比為3。這是因為在輸入鎖存器27的編程輸入端(P0-P5)上施加了二進制字P＝111111。如果編程輸入總是為邏輯“1”，則獨立單元21-26的分頻比僅由模式控制信號(MD)來決定，該模式控制信號是從后續(xù)單元向前一單元傳遞的。
對于低功率應用來說，分頻器結構可以減少最多達到50％的能耗，例如在名稱為“改進的具有降低能耗的分頻器、基于它的裝置以及用于功率有效分頻的方法(Improved frequency divider with reducedpower consumption，apparatus based thereon，and method forpower efficient frequency division)”共同未決的專利申請中已經(jīng)被提出。該共同未決的申請在2000年12月22日提交，當前轉(zhuǎn)讓給本專利申請的受讓人。申請?zhí)?0128322.5被轉(zhuǎn)讓。
在名稱為“具有減小抖動的改進的分頻器和基于它的裝置”的共同未決申請中提出了具有兩次重復計時的新的重復計時和新的分頻器結構。該共同未決專利申請在2001年5月17日申請，當前被轉(zhuǎn)讓給本專利申請的受讓人。申請?zhí)?1112125.8被轉(zhuǎn)讓。該專利申請中提出的新穎結構和技術是基于已知的zipper分配器結構作出的。
調(diào)制器31早已經(jīng)成為發(fā)射器30的不可缺少的部件。如圖3所示，它利用將被發(fā)射的數(shù)據(jù)調(diào)制載波頻率，其中鎖相環(huán)(PLL)32產(chǎn)生該載波頻率(fo)。
相反，當前的發(fā)射器40希望使用分數(shù)N(fractional-N)PLL發(fā)射器，其中PLL41不僅用于載波頻率(fo)的產(chǎn)生，還可用于調(diào)制。在該發(fā)射器40中，如圖4所示，利用加法器42和西格馬/德爾塔(∑/Δ)調(diào)制器43來替換傳統(tǒng)的模擬調(diào)制器。他們最好都是數(shù)字的。
該發(fā)射器40中的關鍵部件是分數(shù)N分頻器。它包括具有整數(shù)分頻比(DR)的分頻器44和∑/Δ調(diào)制器43，它控制DR并隨機化相位誤差。該分頻器44的控制數(shù)據(jù)(Pi)包含將被發(fā)射的數(shù)據(jù)的信息和控制分頻器44的系數(shù)的載波頻率(fo)的信息。
在GHz范圍內(nèi)及其以上，已經(jīng)證明上述zipper分頻器結構和CML技術是低功率的第一選擇。如果以zipper結構和CML技術來實現(xiàn)分頻器44，則當圖4發(fā)射器40的不同部件被連接在一起時，會出現(xiàn)很多問題。這些問題包括輸出脈沖寬度、輸出抖動、頻率占空比、以及定時限制等。其中的有些實際上是相矛盾的。
例如，抖動是發(fā)生在分頻器和發(fā)射器中主要關心的問題，因為即使在這些電路中引入小的抖動也會導致頻譜和定時特性驚人的變化，從而導致信噪比降低、比特誤差率增加和對相鄰信道的干擾增加。由于零交叉經(jīng)常包含信息，因此抖動在時鐘控制的和采樣的數(shù)據(jù)系統(tǒng)中非常重要，因此任何在轉(zhuǎn)換瞬間的不確定性都會導致誤差。
直到目前，當利用CML設計zipper分頻電路時以及當設計使用該zipper分頻器的發(fā)射器時，特別是輸出脈沖寬度和抖動并不是主要被考慮的問題。
因此本發(fā)明的一個目的是改進當前的分頻器電路和發(fā)射器。
本發(fā)明的另一個目的是提供具有降低的或被消除的輸出抖動的分頻器。
本發(fā)明的另一個目的是提供具有輸出脈沖寬度的分頻器，從而可以識別定時限制并提供一種簡單的方式來解決該問題，該輸出脈沖寬度足夠?qū)挘瑥亩梢哉_的向作為發(fā)射器一部分的相位頻率檢測器饋送。
這里提供了一種具有邏輯網(wǎng)絡的新穎分頻器結構。該新穎結構和技術基于已知的zipper分頻器結構。它可以提供具有所需脈沖寬度和低抖動的輸出信號。
在權利要求1中請求保護根據(jù)本發(fā)明的裝置。
在權利要求2-9中請求保護各種有利的實施例。
根據(jù)本發(fā)明的裝置特別適用于發(fā)射器中使用，而不需使用調(diào)制器。權利要求10中請求保護根據(jù)本發(fā)明的發(fā)射器。
權利要求11-16中請求保護該發(fā)射器的各種有利實施例。
本發(fā)明中所提出的分頻器結構可以降低或消除不同類型電路中的抖動，特別是象zipper分頻電路的異步電路。根據(jù)本發(fā)明的裝置非常有效和堅固。
本發(fā)明提出的各種實施例是為了實現(xiàn)最佳的性能。
本發(fā)明所提出的實施例的最顯著的效果包括相對沒有寄生噪聲的輸出頻譜，它具有接近載波的非常低的相位噪聲，并能顯著降低制造成本。
根據(jù)本發(fā)明的分數(shù)N PLL發(fā)射器非常適用于發(fā)射接收器和其他裝置。
本發(fā)明的其他優(yōu)點可以在實施例詳細說明中得到。
為了更完整的說明本發(fā)明以及本發(fā)明的其他目的和優(yōu)點，可以參考下面的說明書并結合附圖，其中圖1示出包括兩個邏輯塊的傳統(tǒng)的除2/3單元；圖2A示出包括六個除2/3單元的傳統(tǒng)zipper分頻器結構；圖2B是用于說明圖2A的傳統(tǒng)zipper分頻器結構的時鐘信號和模式控制信號的曲線；圖3示出包括調(diào)制器的傳統(tǒng)發(fā)射器/收發(fā)器的示意圖；圖4示出通常的分數(shù)N PLL發(fā)射器示意圖；圖5示出根據(jù)本發(fā)明具有OR門的分頻器示意圖；圖6示出說明圖5的分頻器的信號的曲線；圖7示出根據(jù)本發(fā)明包括具有OR門的分頻器的分數(shù)N PLL發(fā)射器；圖8示出圖7的zipper分頻器的信號的曲線；圖9示出一個實施例的確定波形的曲線；圖10示出失調(diào)的可能情況的曲線；圖11示出根據(jù)本發(fā)明具有邏輯網(wǎng)絡的分數(shù)N PLL發(fā)射器的一部分的示意圖；圖12示出根據(jù)本發(fā)明的一變換器的示意圖。
為了簡化說明，不同圖中的一些信號線都被示為單端的信號線。實際上，很多信號是差動的，即實際上有兩根信號線。其他信號可以是為幾位寬的數(shù)字信號。為了更好的理解本發(fā)明，表示出了數(shù)字信號的寬度。所表示出的信號寬度是特定的應用/實施例。
分頻器的輸出信號(fdiv)的脈沖寬度和抖動是兩個相矛盾的對象。根據(jù)分頻器所應用的電路，來考慮輸出信號(fdiv)的抖動和脈沖寬度。
如圖2B的例子所示，對于zipper分頻器，MDi中的任何信號都可作為輸出信號，因為它們都具有相同的頻率但不同的脈沖寬度。相關的抖動也有不同的大小，但在所示的波形中看不出來。由于Mdi的脈沖寬度隨索引i而變化，因此有可能選擇寬度足以滿足需要的Mdi。但是，對于低功率來說，電流損耗是一個單元一個單元的按比例減小的，同時為了保持分頻器單元的增益，負載電阻按比例增加。因此，MDi的脈沖寬度越寬，相關的抖動將越大。另外，由于這類分頻器的異步屬性，抖動將沿信號路徑逐單元地累積。這樣，在MD1-MD6中，MD1處的信號具有最小的抖動但不幸最窄的脈沖寬度，而MD6處的信號具有最寬的脈沖寬度但最大的抖動。由于這些原因，更寬的輸出脈沖寬度和更小的輸出抖動為設計中的矛盾對象。
本發(fā)明提出和描述的技術方案可產(chǎn)生具有最低可能的抖動的所需脈沖寬度。根據(jù)本發(fā)明，通過利用適當?shù)倪壿嬰娐穼讉€連續(xù)的MDi信號包括MD1組合來實現(xiàn)發(fā)明目的。最好使用OR門作為邏輯電路。
圖5示出根據(jù)本發(fā)明的第一分頻器50。在該例子中，它包括六個除2/3單元51-56的鏈。該分頻器50產(chǎn)生一輸出信號(fdiv)，其頻率小于施加到單元51的輸入端(CK1)57的輸入信號(fvco)的頻率。該分頻單元51-56具有預定的分頻比(N)。在本例子中，這些單元為除2/3單元，其中N＝2或N＝3。單元51-56中的每一個都包括五個端子。注意在該鏈中的第一單元51中，只使用了端子中的四個端子。該第一端子作為用于接收輸入時鐘(CKin)的時鐘輸入端；一個端子是分頻的時鐘輸出端，用于將輸出時鐘(CKout)提供到后續(xù)分頻單元中；一個端子是模式控制輸入端，用于從后續(xù)分頻單元中接收模式控制輸入信號(MDin)；另一個端子是模式控制輸出端，用于將模式控制輸出信號(MDout)提供給前一分頻單元。在本例子中，輸入時鐘信號fvco被提供到第一單元51的端子(CK1)57。該輸入信號fvco被處理，從而產(chǎn)生具有比該輸入信號fvco更低頻率的輸出信號fdiv。
根據(jù)本發(fā)明，該分頻器50還包括用于在模式控制輸入端將幾個信號組合的邏輯網(wǎng)絡。在本實施例中，該邏輯網(wǎng)絡包括一OR門58，該OR門具有m個輸入端(本實施例中m＝4)。這m個輸入端中的每一個與m個連續(xù)分頻單元51、52、53、54中的一個的模式控制輸入MD1、MD2、MD3和MD4連接。通過該OR門58將包括MD1的幾個連續(xù)MDi信號(MD1、MD2、MD3和MD4)組合。在OR門58的輸出端59產(chǎn)生輸出信號(fdiv)。該輸出端59的輸出信號(fdiv)的脈沖寬度為τ1，4，它比在該OR門58的m個輸入端處的模式控制輸入信號MD1、MD2、MD3或MD4中任何一個的最大脈沖寬度寬。通過對圖5中的六級zipper分頻器50的第一MD1到MDi信號進行或運算，所產(chǎn)生的脈沖寬度τ1，4大于該OR門的m個輸入信號中任何一個的脈沖寬度。
在圖6的上部示出了分頻器50的MDi信號，其中I＝1，2...6。在圖6的底部，示出了輸出信號(fdiv)60。該輸出信號(fdiv)60的脈沖寬度τ1，4大于信號MD1、MD2、MD3或MD4的脈沖中任何一個的脈沖寬度。
圖6的底部示出另一輸出信號(fdiv)61。該輸出信號(fdiv)61的脈沖寬度τ1，5大于信號MD1、MD2、MD3、MD4或MD5的脈沖中任何一個的脈沖寬度。可通過將MD1到MD5處的信號饋送到具有例如五個輸入端的OR門來獲得輸出信號(fdiv)61。
利用一適當?shù)姆匠?，人們可以發(fā)現(xiàn)利用圖6所示的布置類型，產(chǎn)生的脈沖寬度大于任何輸入信號的脈沖寬度。如下面所示，這個發(fā)現(xiàn)將指導其他實施例的設計。人們可以計算通過這些信號MDi的任何組合所產(chǎn)生的輸出信號(fdiv)的脈沖寬度。圖6示出分別具有不同脈沖寬度τ1，4丶τ1，5的兩種情況。
輸出信號fdiv的寬度τ1，k取決于分頻器的分頻比(DR)。對于一n級zipper分頻器，它的DR的可能范圍為γmin＝2n且γmax＝2n+1-1，其中γ為分頻比。
圖7示出根據(jù)本發(fā)明的發(fā)射器70。在本例子中，該發(fā)射器70是利用CMOS技術實現(xiàn)的。它包括一用于數(shù)據(jù)的第一數(shù)據(jù)輸入端71，發(fā)射器70經(jīng)過信道72發(fā)射該數(shù)據(jù)。還提供了一第二數(shù)據(jù)輸入端73。提供到第二數(shù)據(jù)輸入端73的數(shù)據(jù)可以使一載波頻率(f0)被選擇。將該第一數(shù)據(jù)輸入端71和第二數(shù)據(jù)輸入端73引到加法器74，該加法器74通過將要被發(fā)射的數(shù)據(jù)和識別載波頻率(f0)的數(shù)據(jù)相加，提供一數(shù)字信號(下稱為調(diào)制數(shù)據(jù))。在本實施例中，該調(diào)制數(shù)據(jù)為16位寬。它們被提供到∑/Δ調(diào)制器76(也稱為S/D調(diào)制器)的輸入端75，該調(diào)制器對該數(shù)字信號進行處理，從而產(chǎn)生一個二進制碼字(Pi)，從而與模式控制輸入信號(MDin)一起，實現(xiàn)切換zipper分頻器的實際分頻比(N)。該zipper分頻器77允許整數(shù)分頻比，它與該∑/Δ調(diào)制器76一起構成一個分數(shù)N分頻器。在本實施例中，由于該zipper分頻器77具有六個除2/3單元(圖7中未示出)，因此二進制碼字(Pi)為6位寬。該zipper分頻器77與一邏輯網(wǎng)絡連接，該邏輯網(wǎng)絡在其輸出端79提供一輸出信號(fdiv)。在本實施例中，該邏輯網(wǎng)絡包括一OR門78。該發(fā)射器70還包括一個相位頻率檢測器(PFD)80，用于處理該輸出信號(fdiv)和參考信號(fref)。該相位頻率檢測器(PFD)80根據(jù)對輸入信號fref和PLL反饋信號fdiv的比較，在輸出端86產(chǎn)生一誤差信號。
在本實施例中，相位頻率檢測器(PFD)80后面有一環(huán)路濾波器81和一電壓控制的振蕩器(VCO)82。該電壓控制的振蕩器(VCO)82在輸出端83提供一輸出信號(fvco)。輸入端75的輸入數(shù)據(jù)包含將要通過通信信道72發(fā)射的信號和用于控制zipper分頻器77的系數(shù)的載波頻率(f0)的信息(輸入數(shù)據(jù))。因此，在電壓控制的振蕩器(VCO)82的輸出端83處的輸出信號fvco是在所需載波頻率(f0)的調(diào)制的射頻(RF)信號。該發(fā)射器70還包括一功率放大器(PA)84和一天線85，調(diào)制的射頻(RF)信號通過該天線被發(fā)射到信道72中。該VCO82在輸出端83輸出的輸出信號fvco用于產(chǎn)生PLL反饋信號fdiv。因此，該輸出信號fvco被饋送到zipper分頻器77的輸入端87。
當參考頻率保持恒定時，這是通常的情況，此時變化的γ導致與γ成比例的VCO頻率。對于i＝n，輸出信號(fdiv)的最小可用輸出脈沖寬度大約等于1/0.5fref，參考頻率fref的周期的一半，可能達到的最大輸出脈沖寬度γ＝γmin可達到fref的周期。
當分頻器77的輸出信號(fdiv)被饋送到相位頻率檢測器(PFD)80時，PFD80需要一些時間來反應。為了PFD80正常操作，輸入端79處的其輸入脈沖寬度不能太窄。另一方面，輸出抖動必須被最小化。當PFD80是邊緣觸發(fā)時，這是通常的情況，需要考慮觸發(fā)邊緣處的抖動。這兩個輸入信號fref(穩(wěn)定的參考信號)和PFD80的fdiv不需要具有相同的占空比。
上述用于產(chǎn)生較寬脈沖寬度的電路技術，例如如圖5所示i＝4的情況，或如圖7所示i＝5的情況，是非常簡單和堅固的，由于連續(xù)MDi信號之間重疊，因此輸出信號fdiv不會出現(xiàn)低頻干擾。由于當組合OR門78處的模式控制輸入(MDi)信號時包括MD1，因此如果OR門78是低抖動設計，因此可以實現(xiàn)在下降沿的最小可能抖動。相似的，通過利用NOR門來替換OR門78對邏輯網(wǎng)絡進行修改，可以在上升沿實現(xiàn)最低可能抖動。
根據(jù)本發(fā)明，為了PLL中分頻器，特別是對于分數(shù)N分頻比的正常操作，最重要的是分頻器77在∑/Δ調(diào)制器76的控制下正確的分頻。由于分頻器77的分頻比由數(shù)據(jù)Pi控制，因此知道該數(shù)據(jù)Pi的定時限制是絕對重要的。
為了避免復雜而乏味的定時分析，這里采用了一種替換方案。為了簡便和清楚起見，人們可以首先考慮最簡單的情況，此時分頻比是整數(shù)且恒定。圖8中示出了這種分析的結果。從zipper分頻器77的設計來看，可以推斷為了正確操作，如圖8所示，只允許在時間間隔Tx期間改變控制位P0-P5，且它們必須在輸出周期To的剩余期間內(nèi)穩(wěn)定且保持不會改變。已經(jīng)知道關于控制位Pi的定時的知識后，下面人們可以考慮需要Pi和fref/fdiv之間的何種定時關系。由于本實施例中需要PFD80來讀出下降沿上fref和fdiv之間的相位差，因此fdiv的下降沿應當直接源自MD1。圖8中虛線90對此做出表示。
當PLL被鎖定時，PFD80的輸入信號fdiv和fref具有相同的頻率和相同的相位，fref和fdiv的下降沿91和92應當對應恒定的分頻比被對準。由于∑/Δ調(diào)制器76提供了控制數(shù)據(jù)Pi且∑/Δ調(diào)制器76是由fref來提供時鐘的(見圖7)，因此最好使∑/Δ調(diào)制器76和其他數(shù)字電路在上升沿工作，以將噪聲和干擾最小化。
根據(jù)前面對Pi定時限制的討論，如圖8所示，可以得出fref的上升沿的所需位置。因此，fref的最小占空比必須大于50％。人們可以定量的表示所需的占空比Ω為Ω＝(To-Tx)/To＝47/γ所需的占空比Ω基于分頻比γ。對于γ＝γmin＝64，根據(jù)該等式的占空比必須大于73.44％。圖8中示出了這種情況。
由于實際上在幾乎所有的應用中使用50％的占空比，因此如果可能必須避免除了50％以外的特殊的占空比。已經(jīng)發(fā)現(xiàn)為了使參考時鐘fref具有50％的占空比，信號fdiv的下降沿91必須被重新定位為靠近MD4的上升沿的位置。因此，為了使參考時鐘fref保持50％的占空比，并在∑/Δ調(diào)制器76的上升沿來計時該控制數(shù)據(jù)Pi，該fdiv的輸出脈沖不能像上述那樣產(chǎn)生。但是如圖9所示，人們可以MD4的上升沿102得到信號fdiv的下降沿101，從MD5的到上升沿103，從而產(chǎn)生具有下面脈沖寬度的輸出信號fdivτ＝τ1，5-τ1，4=24/(frefτ)而且，脈沖寬度取決于分頻比。目前對于fref＝26MHz的最小可用脈沖寬度為7.268ns，最大分頻比為127。
根據(jù)上述實施例，對于參考時鐘fref來說，所需的最小脈沖寬度和50％的占空因數(shù)都已經(jīng)符合。不幸的是，破壞了分數(shù)N PLL發(fā)射器70所提供的低水平相位噪聲的好處，因為信號MD4包含太大的抖動。
在上述名稱為“具有減小的抖動的改進的分頻器和基于它的裝置”的共同未決專利申請中已經(jīng)提出了消除這些抖動的電路。根據(jù)該共同未決專利申請的電路可以與這里提供的實施例結合。
失調(diào)是控制位Pi和fdiv的分頻后輸出周期之間存在的潛在問題，會導致在輸出端83處出現(xiàn)錯誤VCO頻率fvco，更嚴重的是，它甚至可以導致PLL不再被鎖定的情況。在鎖定狀態(tài)以前，信號fref和fdiv具有不同的頻率和相位。由于控制位Pi在上升沿處被時鐘輸出且由于分數(shù)N分頻，如圖10所示，在獲取過程期間，有可能出現(xiàn)控制位Pi與zipper分頻器77的信號fdiv的輸出周期失調(diào)，這會導致嚴重的情況，其中在一個輸出周期To中，會意外的向zipper分頻器77提供兩個連續(xù)的分頻比。因此，在該周期To中，zipper分頻器77利用這兩個不同的分頻比來分頻利用分頻比i104來分頻第一部分，利用分頻比i+1 105來分頻剩余部分。
很明顯，應當防止這種情況發(fā)生。
解決具有兩個不同分頻比的問題的簡單方法是增加一個n位輸入鎖存器/dFF，并利用與分頻器輸出fdiv而不是fref同步的信號來計時。該定時信號被指定作為圖9和11中的負載信號106，直接從MD5中得出。在信號負載106的上升沿，∑/Δ調(diào)制器76輸出的數(shù)據(jù)Di與輸入鎖存器/dFF沒有時鐘同步，這里作為Pi。
為了正確操作，應當注意所用的輸入鎖存器/dFF的建立時間tsu和保持時間。如圖9所提出的方案，允許fref具有50％的占空比，可用的建立時間為tsu＝(γ/2-24)/(frefγ)，它又取決于分頻比。當分頻器77利用它的最小分頻比來分頻時，可以得到該最小可用建立時間tsu，本實施例中的最小分頻比為76。對于fref＝26MHz的情況，可以得到7.1ns表示大于足夠的余量?？捎帽３謺r間等于To-tsu，它非常長所以不會導致任何問題。
該分數(shù)N分頻比具有幾種含義。在上述討論中假設具有恒定的分頻比。但是，對于分數(shù)N PLL，在∑/Δ調(diào)制器76的控制下的所需的分頻比保持變化。在最壞的情況下，該分頻比在每個輸出周期To中變化一次。由于對所有可能的分頻比組合的定時分析非常復雜和乏味，而且由于市場時間的壓力也是不可能的，因此將省略詳細的分析。
但是，已經(jīng)采用了下面的方法。首先，象上面一樣，假設恒定的分頻比，并使該初始設計具有盡可能大的余量。然后，通過模擬來檢查在最壞的情況的PLL內(nèi)所設計的分頻器77。分頻器77可以覆蓋所有可能的分頻比，且分頻比在每個輸出周期中變化一次。人們必須檢查并確保在每個周期中所設計的分頻器確實分頻所設定的分頻比。
根據(jù)本發(fā)明，在圖11中描述了另一分頻器120。該實施例是基于圖9的定時圖。在本實施例中，用于將模式控制信號Mdi組合的邏輯網(wǎng)絡138包括多個元件/部件。由于在大多數(shù)情況下，PDF121是由最大振蕩邏輯(full-swing logic)dFF制成的，因此該邏輯網(wǎng)絡138包括兩個轉(zhuǎn)換器122、123，作為將小的且差分MDi信號轉(zhuǎn)換為最大振蕩(頭到頭)信號的接口。該第一轉(zhuǎn)換器123后面是一反相器136，用于使MD5處的信號反相。另外，邏輯網(wǎng)絡138包括一個重復計時單元135和一XOR門134，該重復計時單元135利用信號CK3和fvco來計時。在NOR門134的輸出端提供輸出信號fdiv。該信號fdiv是這樣產(chǎn)生的，即MD5的上升沿103用于fdiv的上升沿107而MD4的上升沿102用于fdiv的下降沿101。本實施例中涉及的重復定時技術的其他詳細說明可以參見名稱為“改進的具有降低的抖動的分頻器和基于它的裝置”的共同未決專利申請。
圖12中給出了這種轉(zhuǎn)換器122的簡單例子。該轉(zhuǎn)換器122包括一個單級運算放大器124，以及后面的兩個反相器125和126。由于只有該轉(zhuǎn)換器122的抖動對于該PLL發(fā)射器127的相位噪聲很重要，因此可以降低該轉(zhuǎn)換器123的電流消耗，由圖11中的三角關系的小符號表示。
必須指出的是所提出的結構可應用于具有任何數(shù)目單元的zipper分頻器，而沒有例外。
本發(fā)明適用于通信系統(tǒng)和其他系統(tǒng)。本發(fā)明適用于發(fā)射機和接收機。本發(fā)明特別適用于單芯片CMOS收發(fā)機。根據(jù)本發(fā)明的系統(tǒng)可用于蜂窩電話(例如GSM或UMTS)，DECT手持裝置，個人通信系統(tǒng)，藍牙裝置，僅舉出這幾個例子。
根據(jù)本發(fā)明的分頻器可與其它電路組合，以實現(xiàn)各種設備的功率有效實現(xiàn)方式，例如收發(fā)機、射頻(RF)集成電路(IC)、GSM方案、DECT裝置、PCS和藍牙方案。
應該理解，為了清楚起見，上述各實施例中描述的本發(fā)明的不同特征也可結合在一個單獨實施例中。相反，為了簡便起見，上述單個實施例中描述的不同特征還可以分別或以任何適當?shù)脑俳M合方式被提供。
在附圖和說明書中對本發(fā)明優(yōu)選實施例進行了說明，雖然使用了具體詞匯，但這種描述僅在一般和說明性的意義上使用了術語，其目的并不作為限制。
權利要求
1.用于產(chǎn)生其頻率小于輸入信號(CK1，fvco)的頻率的輸出信號(fdiv)的裝置，該裝置(50；70；120)包括一個分頻單元(51-56；128-133)鏈，其中每個分頻單元(51-56；128-133)都具有一可定義的分頻比(DR)，且包括-一時鐘輸入端(CKi)，用于接收輸入時鐘(CKin)；-一分頻后時鐘輸出(Cki+1)，用于向后續(xù)分頻單元提供輸出時鐘(CKout)；-一模式控制輸入端(MDi)，用于從該后續(xù)分頻單元接收模式控制輸入信號(MDin)；-一模式控制輸出端，用于將模式控制輸出信號(MDout)提供給前級分頻單元；-該裝置(50；70；120)還包括一具有m個輸入端的邏輯網(wǎng)絡(58；78；122，123，134，135，136，138)，m個輸入端中的每個都與該分頻單元(51-56；128-133)鏈中的m個連續(xù)分頻單元(51-54；131，132)中一個的模式控制輸入端(MDi，MDi+1，MDi+2)連接，在邏輯網(wǎng)絡(58；78；122，123，134，136，138)的一輸出端(59，137)可得到輸出信號(fdiv)，由此，該輸出信號(fdiv)的脈沖寬度(τ)，其大于在邏輯網(wǎng)絡(58；78；122，123，134，135，136，138)的m個輸入端處的模式控制輸入信號(MDin)中任一個的最寬的脈沖寬度。
2.如權利要求1所述的裝置，其中m≥2。
3.如權利要求1或2所述的裝置，其中邏輯網(wǎng)絡包括一OR門(58；78)或一NOR門(134)。
4.如權利要求1或2所述的裝置，其中該邏輯電路被設計為-在m個連續(xù)分頻單元(132)中的一個的第一模式控制輸入端(MD5)處的信號的上升沿(103)觸發(fā)輸出信號(fdiv)的上升沿(107)，且-在m個連續(xù)分頻單元(131)中的一個的第二模式控制輸入端(MD4)處的信號的上升沿(102)觸發(fā)輸出信號(fdiv)的下降沿(101)。
5.如權利要求1或2所述的裝置，其中邏輯網(wǎng)絡包括多個轉(zhuǎn)換器(122，123)，一反相器(136)，一重復定時單元(135)和一NOR門(134)。
6.如前述任一權利要求所述的裝置，其中分頻單元為除2/3單元，其中分頻比(N)可在2和3之間切換。
7.如前述任一權利要求所述的裝置，包括以電流型邏輯電路(CML)實現(xiàn)的鎖存器。
8.如前述任一權利要求所述的裝置，其中分頻單元(51-56；128-133)鏈中每一個分頻單元(51-56；128-133)包括一用于施加二進制碼字(Pi)的編程輸入端(P1-P5)，從而可與模式控制輸入信號(MDin)一起實現(xiàn)分頻單元(51-56；128-133)的分頻比(N)的切換。
9.如前述任一權利要求所述的裝置，其中該分頻單元(51-56；128-133)鏈是根據(jù)zipper分頻器結構實現(xiàn)的。
10.發(fā)射器(70；127)，特別是以CMOS技術實現(xiàn)的發(fā)射器，包括-一第一數(shù)據(jù)輸入端(71)，用于利用發(fā)射器(70；127)經(jīng)過信道(72)發(fā)射的數(shù)據(jù)；-一第二數(shù)據(jù)輸入端(73)，可通過施加確定載波頻率(f0)的數(shù)據(jù)來提供載波頻率(f0)；-一加法器(74)，用于通過將要被發(fā)射的數(shù)據(jù)和確定載波頻率(f0)的數(shù)據(jù)相加來提供調(diào)制數(shù)據(jù)；-一zipper分頻器(77；120)，具有一邏輯網(wǎng)絡(78；138)，該邏輯網(wǎng)絡在其輸出端(79；137)提供輸出信號(fdiv)；-一∑/Δ調(diào)制器(76；139)，用于處理調(diào)制數(shù)據(jù)從而產(chǎn)生一個二進制碼字(Pi)，該二進制碼字與模式控制輸入信號(MDin)一起可實現(xiàn)切換zipper分頻器(77；120)的實際分頻比(N)；-一相位頻率檢測器(PFD，80；121)，用于處理該輸出信號(fdiv)和參考信號(fref)；-一環(huán)路濾波器(81)，位于相位頻率檢測器(PFD，80；121)之后；-一電壓控制的振蕩器(VCO，82)，位于該環(huán)路濾波器(81)的后面，該電壓控制的振蕩器(VCO，82)提供由載波頻率(f0)限定的輸出信號(fvco)，該載波頻率(f0)是用將被發(fā)射的數(shù)據(jù)調(diào)制的頻率。
11.如權利要求10所述的發(fā)射器，由此該zipper分頻器(77；120)、邏輯網(wǎng)絡(78；138)、相位頻率檢測器(PFD，82；121)和電壓控制的振蕩器(VCO，80)形成鎖相環(huán)(PLL)。
12.如權利要求10-11中任何一個所述的發(fā)射器，由此∑/Δ調(diào)制器(76；139)具有向其施加參考信號(fref)的輸入端。
13.如權利要求10-12中任何一個所述的發(fā)射器，由此邏輯網(wǎng)絡包括一OR門(78)或一NOR門(134)。
14.如權利要求10-13中任何一個所述的發(fā)射器，由此發(fā)射器是分數(shù)N PLL發(fā)射器。
15.如權利要求10-14中任何一個所述的發(fā)射器，由此邏輯網(wǎng)絡(78；138)被設計為-在m個連續(xù)分頻單元(132)中的一個的第一模式控制輸入端(MD5)處的信號的上升沿(103)觸發(fā)輸出信號(fdiv)的上升沿(107)，且-在m個連續(xù)分頻單元(131)中的一個的第二模式控制輸入端(MD4)處的信號的上升沿(102)觸發(fā)輸出信號(fdiv)的下降沿(101)。
全文摘要
一種用于產(chǎn)生其頻率小于輸入信號(CK1，fvco)的頻率的輸出信號(fdiv)的裝置(50)。該裝置(50)包括一個分頻單元鏈(51－56)，其中每個分頻單元(51－56)都具有一個可定義的分頻比(DR)，且包括一時鐘輸入端(CKi)，用于接收輸入時鐘(CKin)；一分頻后時鐘輸出(Cki+1)，用于向后續(xù)分頻單元提供輸出時鐘(CKout)；一模式控制輸入端(MDi)，用于從后續(xù)分頻單元接收模式控制輸入信號(MDin)；和一模式控制輸出端，用于將模式控制輸出信號(MDout)提供給前級分頻單元。該裝置(50)還包括一具有m個輸入端的邏輯網(wǎng)絡(58)。這m個輸入端中的每個都與m個連續(xù)分頻單元(51－54)中一個的模式控制輸入端(MDi，MDi+1，MDi+2)連接。在邏輯網(wǎng)絡(58)的一輸出端(59)可得到輸出信號(fdiv)，因此，輸出信號(fdiv)的脈沖寬度(τ)大于邏輯網(wǎng)絡(58)的m個輸入端處的模式控制輸入信號(MDin)中任一個的最寬的脈沖寬度。
文檔編號H03K23/68GK1608346SQ02821714
公開日2005年4月20日 申請日期2002年8月22日 優(yōu)先權日2001年8月29日
發(fā)明者Z·王 申請人:皇家飛利浦電子股份有限公司