專利名稱：：混相器以及利用該混相器的多相發(fā)生器的制作方法
技術領域：
：本發(fā)明涉及混相器(phaseblender)和利用該混相器的多相發(fā)生器(multi-phasegenerator)，尤其涉及利用存在相位差的輸入電壓，生成與中間相位相對應的輸出電壓的混相器，和利用混相器生成具有任意相位差的輸出電壓的多相發(fā)生器。本申請是基于韓國專利申請第2001-8033號的，將它列在這里以供參考。
背景技術：
：為了利用混相模式實現作為時鐘發(fā)生器的鎖相環(huán)(PLL)或延遲鎖定環(huán)(DLL)，要求輸入每一個都帶有延遲不同量的各種各樣相位的信號，或者說，要求能輸出相位差比兩個輸入信號的相位差小的各種信號的混相器，以及利用這樣的混相器的多相發(fā)生器。根據存在延遲差的兩個輸入信號控制輸出信號的延遲量被稱為“延遲混合(delaymixing)”或“延遲內插(delayinterpolation)”，實際的輸出信號另外還延遲了整個系統(tǒng)的群延遲那么多。為了獲得這樣的特性，可以通過控制兩個信號的電流源的比率，并附加受控制的比率，生成輸出信號，并且可以利用反相器使兩個延遲信號碰頭(colliding)，獲得細抽頭(fine-tap)(相關文件B.W.Garlepp等人的《用于高速CMOS(互補金屬氧化物半導體)接口電路的便攜式數字DLL》，電氣電子工程師學會雜志，《固態(tài)電路》，第34卷，632-644頁，1999年5月(B.W.Garleppetal，AportabledigitalDLLforhigh-speedCMOSinterfacecircuit，IEEEJ.Solid-stateCircuits，vol.34，pp.632-644，May1999)和S.Sidiropoulos的《高性能芯片間信令》，博士論文，作為技術報告CLS-TR-98-760，可從斯坦福大學計算機系統(tǒng)實驗室網址http//elib.stanford.edu獲得(S.Sidiropoulos，High-performanceinterchipsignaling，Ph.Ddissertation，AvailableasTech.Rep.CLS-TR-98-760fromhttp//elib.stanford.eduComputerSystemsLab.，StanfordUniversity))?；煜嗥鞲鶕哂醒舆t時間Δt的兩個輸入Vin1和Vin2，輸入N個位的選擇碼(selectioncode)，并生成帶有被除以1/2N的Δt的輸出信號。因此，在N-位代碼是‘0’的情況下，應該輸出延遲時間最短的信號，在2N-1的情況下，應該輸出延遲時同最長的信號，和在‘0’與‘2N-1’之間的任意值的情況下，應該輸出其線性延遲特性與該值相對應的信號。圖1顯示了傳統(tǒng)的混相器。圖1所述的混相器采取利用CMOS反相器的輸出，生成具有中等延遲量的輸出信號的模式。詳細說明如下(兩個相對照的信號存在相位差意味著兩者在時間域中存在著與相位差一樣大的和與相位差相對應的時間差，因此，相位差和時間差的含義是相同的)。輸入到混相器20的是存在相位差的兩個輸入電壓Vin1和Vin2，混相器20輸出相位互不相同的三個輸出電壓Vout1、Vout2、和Vout3?；煜嗥?0含有分別輸入第一和第二輸入電壓Vin1和Vin2的第一和第二相位延遲單元21和22、和輸入第一和第二輸入電壓Vin1和Vin2的中間相位輸出單元30。第一和第二相位延遲單元21和22輸出其相位分別與第一和第二輸入電壓Vin1和Vin2的相位相對應的第一和第二輸出電壓Vout1和Vout2，而中間相位輸出單元30輸出其相位與第一和第二輸入電壓Vin1和Vin2的中間相位相對應的第三輸出電壓Vout3。中間相位輸出單元30含有一對其輸出端口相互連接并輸入第一和第二輸入電壓Vin1和Vin2的第一反相器31a和31b、和輸入第一反相器31a和31b的輸出電壓和輸出第三輸出電壓Vout3的第二反相器32。并且，第一相位延遲單元21由一對串聯的第三反相器21a和21b構成，和第二相位延遲單元22由一對串聯的第四反相器22a和22b構成。圖1所示的每個反相器的詳細結構顯示在圖2中。每個反相器包括串聯的PMOS(MP0)(P溝道金屬氧化物半導體)晶體管和NMOS(MN0)(N溝道金屬氧化物半導體)晶體管。源電壓VDD施加到PMOS(MP0)晶體管的源極上，而NMOS(MN0)晶體管的源極接地。并且，PMOS(MP0)晶體管和NMOS(MN0)晶體管的漏極相互連接。將輸入信號Vin分別輸入到PMOS(MP0)晶體管和NMOS(MN0)晶體管的柵極，并從PMOS(MP0)晶體管和NMOS(MN0)晶體管的漏極，即，連接端輸出輸出電壓Vout。PMOS(MP0)晶體管和NMOS(MN0)晶體管起根據輸入信號Vin開關的開關作用。同時，開關模式與下列相同。在上表中，PMOS(MP0)晶體管和NMOS(MN0)晶體管被簡單地描述成打開操作或關閉操作，但是，實際上，PMOS(MP0)晶體管和NMOS(MN0)晶體管隨著輸入電壓Vin幅度的變化而改變它們的電阻，以當作從短路狀態(tài)(shortstate)(或開路狀態(tài)(openstate))變化到開路狀態(tài)(或短路狀態(tài))的可變電阻器來操作。進一步，從輸入電壓的角度來看，認為虛電容器C0連接到反相器的輸入級。圖3是顯示圖2所示的反相器的輸入電壓和輸出電壓之間的相互關系的圖形。根據表中所述的操作，輸出輸入電壓Vin，作為其相位被反相了的輸出電壓。同時，反相器中PMOS(MP0)晶體管和NMOS(MN0)晶體管的開關操作伴隨著一定的時間延遲，使得如圖3所示，在預定時間之后才輸出相位被反相了的輸出電壓Vout。圖4是顯示圖1所示的傳統(tǒng)混相器的輸入和輸出之間的相互關系的圖形。如果將第一輸入電壓Vin1輸入到第一相位延遲單元21，那么，由于第一相位延遲單元21包括兩個反相器21a和21b，因此，與第一輸入電壓Vin1中的波形相同地輸出第一輸出電壓Vout1。同時，輸出被兩個反相器21a和21b延遲了預定延遲時間的波形。至于第二輸入電壓Vin2，第二相位延遲單元22輸出波形與第二輸入電壓Vin2相同，但延遲了一定延遲時間的第二輸出電壓Vout2。因此，第一和第二相位延遲單元21和22輸出其相位與第一和第二輸入電壓Vin1和Vin2的相位相對應的第一和第二輸出電壓Vout1和Vout2。如果以某一時間差Δt輸入第一和第二輸入電壓Vin1和Vin2，那么，中間相位輸出單元30輸出與第一輸出電壓Vout1相比滯后了1/2Δt，與第二輸出電壓Vout2相比超前了1/2Δt的第三輸出電壓Vout3，這是一個在第一和第二輸入電壓Vin1和Vin2反相點的中點上反相的信號。同時，第三輸出電壓Vout3具有與第一和第二輸出電壓Vout1和Vout2相同的延遲時間。因此，輸出了其相位與第一和第二輸入電壓Vin1和Vin2的中間相位相對應的第三輸出電壓Vout3。當模擬上述混相器時，在兩個輸入電壓Vin1和Vin2在不同時間上驅動第二反相器32的假設下，使用了用電流源和RC充放電的數學公式逼近上面混相器的方法。因此，當獲得一個混相器中的延遲時間時，在第一反相器31a和31b兩者的幅度相同的情況下，延遲時間可以不在兩個輸入電壓Vin1和Vin2的邊沿的中點上。于是，為了獲得中間相位的輸入電壓Vout3，調整兩個反相器31a和31b的幅度。同時，反相器31a和31b的幅度之比約為1.2∶1。圖5是顯示利用圖1所述的混相器生成多個相位的傳統(tǒng)多相發(fā)生器的示意圖，實際上它顯示了有八個相位差的多相發(fā)生器。有一個混相器20a出現在多相發(fā)生器的第一級上，兩個混相器20b出現在第二級上，和四個混相器20c出現在第三級上。在來自第一級的三個輸出電壓中，相位延遲單元21和22的輸出電壓Vout1和Vout2分別輸入到第二級的混相器20b，和中間相位輸出單元30的輸出電壓Vout3輸入到第二級的所有混相器20b。上述方法同樣可應用于前一級的混相器20a或20b和后一級的混相器20a或20b。第三級的輸出輸入到多路復用器40。通過按如上所述連接多級中的混相器，在第一級上輸出對于輸入電壓Vin1和Vin2的相位差Δt，具有1/2Δt相位差的電壓Vout1、Vout2和Vout3。同理，在第二級上輸出具有1/4Δt相位差的電壓，和在第三級上輸出具有1/8Δt相位差的電壓。多路復用器40選擇具有這樣多個相位的八個輸出電壓之一，因此，選擇和輸出了與輸入電壓Vin1和Vin2的相位差Δt相比，具有1/8Δt相位差的八個電壓之一。但是，在這樣的傳統(tǒng)結構中，存在著隨著含有要在實現多相發(fā)生器過程中生成的中間相位的信號的數量不斷增加，整個電路的尺寸迅速增大的問題。也就是說，隨著多相發(fā)生器中的級數不斷增多，所需混相器的數量按指數增加。并且，為了生成最后需要的信號，用于多路復用多個中間信號的電路的尺寸也要增大。因此，存在著電路尺寸，以及能耗，按指數增大的問題。進一步，在模擬與多相發(fā)生器中每個小區(qū)相對應的混相器的工作的過程中，存在著整個工作依賴于RC濾波的問題。于是，工作特征變成非線性的，因此，對于處理過程、電壓和溫度的改變，工作的穩(wěn)定性變得尤為重要。
發(fā)明內容本發(fā)明就是為了解決上面問題而設計的，因此，本發(fā)明的一個目的是提供一種與并行結構的傳統(tǒng)多相發(fā)生器相比電路尺寸更小的、能夠使由于信號的RC濾波引起的非線性效應降到最低的多相發(fā)生器。并且，本發(fā)明的另一個目的是提供一種適于實現上面的多相發(fā)生器的、新結構的混相器。為了實現上面的目的，本發(fā)明提供了一種包括下列單元的混相器第一和第二相位延遲單元，用于分別輸入相互之間存在一定相位差的第一和第二輸入電壓，和分別輸出其相位與第一和第二輸入電壓的相位相對應的第一和第二輸出電壓；中間相位輸出單元，含有一對用于分別輸入第一和第二輸入電壓的第一反相器，這對第一反相器的輸出端口彼此連接，和一對輸入第一反相器的輸出電壓并分別輸出第三和第四輸出電壓的第二反相器；和輸出選擇單元，含有有選擇地輸出第一和第三輸出電壓的第一多路復用器，和有選擇地輸出第二和第四輸出電壓的第二多路復用器。這里，第一和第二反相器中的每一個都包括PMOS晶體管和NMOS晶體管，這些PMOS晶體管和NMOS晶體管根據輸入到它們的柵極的電壓的幅度，進行彼此相反的開關操作，并且第一和第二輸入電壓輸入到PMOS晶體管和NMOS晶體管的柵極，從而，第三和第四輸出電壓具有在第一和第二輸出電壓的相位之間的中間相位。根據本發(fā)明的優(yōu)選實施例，混相器包括延遲第一和第二輸入電壓上升時間的單元。這里，延遲單元可以用尺寸比各個反相器小的、安裝在輸入第一和第二輸入電壓的部分上的延遲反相器構成。并且，延遲單元可以是第一和第二輸入電壓對其充電的電容器，或者是輸入端開放的、對于第一和第二輸入電壓，完成啞電容器的功能的浮置反相器(floatinginverter)。通過這樣的延遲單元，兩個輸入電壓的上升時間增加了，使得對于具有大相位差的兩個輸入電壓，可以輸出穩(wěn)定的中間相位。與此同時，根據本發(fā)明的多相發(fā)生器包括第一混相器，用于輸入具有一定相位差的第一和第二輸入電壓，和輸出其相位與第一和第二輸入電壓的相位相對應的至少兩個電壓和其相位與輸入電壓的中間相位相對應的電壓；和至少一個第二混相器，依次與第一混相器串聯，并用于完成與第一混相器相同的功能。如上所述的、根據本發(fā)明的混相器可以用作構成多相發(fā)生器的每個混相器。根據本發(fā)明，提供了電路尺寸和能耗小的多相發(fā)生器。通過結合附圖對本發(fā)明的優(yōu)選實施例進行如下詳細描述，本發(fā)明的上述目的和其它特征將更加清楚，在附圖中圖1是顯示傳統(tǒng)混相器的方塊圖；圖2是顯示圖1所示的每個反相器的結構的電路圖；圖3是顯示圖2所示的反相器的輸入和輸出電壓之間的相互關系的圖形；圖4是顯示圖1所示的傳統(tǒng)混相器的輸入和輸出電壓之間的相互關系的圖形；圖5是顯示傳統(tǒng)多相發(fā)生器的方塊圖；圖6是顯示根據本發(fā)明實施例的混相器的方塊圖；圖7是顯示圖6的中間相位輸出單元的電路圖；圖8是顯示輸入到混相器的、具有不同相位差的各個輸入電壓的波形的圖形；圖9是顯示圖7所示的電路的輸入和輸出電壓之間的相互關系的圖形；圖10是顯示根據本發(fā)明優(yōu)選實施例的多相發(fā)生器的方塊圖；圖11是顯示輸入和輸出電壓之間的相互關系的圖形，用于說明為了使混相器能正常工作，輸入電壓相位差的允許范圍；圖12至圖14是顯示根據本發(fā)明其它實施例的多相發(fā)生器的示意圖；和圖15是顯示輸入和輸出電壓之間的相互關系的圖形，用于說明根據圖12至圖14所示實施例的多相發(fā)生器的工作。具體實施例方式下文參照附圖，更詳細地描述本發(fā)明。圖6是顯示根據本發(fā)明實施例的混相器的方塊圖?；煜嗥?20含有第一和第二相位延遲單元121和122，用于分別輸入第一和第二輸入電壓Vin1和Vin2；中間相位輸出單元130，用于輸入第一和第二輸入電壓Vin1和Vin2；和輸出選擇單元140，用于選擇四個輸出電壓Vout1、Vout2、Vout3和Vout4中的兩個輸出電壓。第一和第二相位延遲單元121和122每個都分別含有一對串聯的第三反相器121a、121b、122a和122b。第一和第二相位延遲單元121和122分別輸出其相位與第一和第二輸入電壓Vin1和Vin2的相位相對應的第一和第二輸出電壓Vout1和Vout2。中間相位輸出單元130含有一對第一反相器131a和131b，用于分別輸入第一和第二輸入電壓Vin1和Vin2，該對第一反相器在它們的輸出端上相互連接；和一對第二反相器132a和132b，用于輸入第一反相器131a和131b的輸出電壓和輸出第三和第四輸出電壓Vout3和Vout4。中間相位輸出單元130的第二反相器132a和132b輸出其相位與第一和第二輸入電壓Vin1和Vin2的中間相位相對應的第三和第四輸出電壓Vout3和Vout4。圖6所述的混相器中中間相位輸出單元30的詳細電路顯示在圖7中。第一反相器131a和131b包括PMOS晶體管MP1和MP2，和NMOS晶體管MN1和MN2，此處，晶體管MP1和MN1相互串聯，晶體管MP2和MN2相互串聯。源極電壓VDD分別施加到PMOS晶體管MP1和MP2的源極，PMOS晶體管MP1和MP2和NMOS晶體管MN1和MN2的漏極相互連接，并且，NMOS晶體管MN1和MN2的源極接地。第一輸入電壓Vin1分別輸入到PMOS晶體管MP1和NMOS晶體管MN1的柵極。第二輸入電壓Vin2分別輸入到PMOS晶體管MP2和NMOS晶體管MN2的柵極。在PMOS晶體管MP1和NMOS晶體管MN1的漏極和PMOS晶體管MP2和NMOS晶體管MN2的漏極共接的點上輸出中間輸出電壓Vmid。各個PMOS晶體管MP1和MP2和NMOS晶體管MN1和MN2都起根據輸入電壓開關的開關作用。同時，開關方法與現有技術所述的相同。與第一反相器131a和131b一樣，第二反相器132a和132b每個都包括PMOS晶體管，其源極連接到源極電壓VDD上；和NMOS晶體管，其漏極與PMOS晶體管的漏極相連接，和其源極接地。中間輸出電壓Vmid輸入到第二反相器132a和132b，和與第一反相器131a和131b一樣，在第二反相器132a和132b的PMOS和NMOS晶體管的連接點上，即漏極上輸出第二反相器132a和132b的各個輸出電壓Vout3和Vout4。圖8是顯示輸入到混相器的、具有不同相位差的各個輸入電壓的波形的圖形。如上所述，第一和第二輸入電壓Vin1和Vin2存在一定的相位差，相位差在時間域中表現為輸入時間的不同。當輸入電壓從‘低’反轉為‘高’時，在一定的上升時間tr上實現反轉，而不是基本上瞬時的反轉。在上面現有技術的描述中，為了簡要描述反相器反轉輸入信號的相位的操作，沒有把輸入電壓Vin1和Vin2的上升時間考慮進去，但是，實際上，由于輸入電壓Vin1和Vin2存在著一定的上升時間，因此，如果顯示的輸入波形把上升時間考慮進去，那么，如圖8所示，電壓Va到Vf具有在上升時間tr上上升的波形。為了能描述這樣的上升時間起見，對圖8的顯示進行了某些放大。各個電壓Va到Vf與相對于參考電壓Va具有不同相位差的電壓相對應。例如，Ve表示與Va相比相差上升時間tr(＝Δt)的電壓，Vb表示具有與時間差Δt的1/4相對應的1/4Δt時間差的電壓，和Vf表示帶有比上升時間tr大某一時間ΔtG的時間差的電壓。圖9是顯示圖7所示的中間相位輸出單元130的各個反相器的輸入和輸出電壓之間的相互關系的圖形。該圖形顯示了選擇Va和Ve作為圖8所示的電壓波形的第一和第二輸入電壓Vin1和Vin2的情況，即，具有相差上升時間tr的時間差Δt的情況。在圖9中，第一輸入電壓Vin1從區(qū)段I上升到區(qū)段IV，和第二輸入電壓Vin2從區(qū)段V上升到區(qū)段VIII。第一輸入電壓Vin1的值達到大約它最終值的一半的時間被稱為t1，和第二輸入電壓Vin2的值達到大約它最終值的一半的時間被稱為t2?？梢哉J為第一和第二輸入電壓Vin1和Vin2分別在t1和t2的時間上反轉，時間差t2-t1成為第一和第二輸出電壓Vin1和Vin2之間的差值Δt。在這些區(qū)段(區(qū)段I到區(qū)段VIII)中，第一和第二輸入電壓Vin1和Vin2不斷上升，第一反相器131a和131b的各個CMOSFET(場效應晶體管)MN1、MN2、MP1、和MP2的操作與圖9的下部上的表所示的相同。表的詳細描述如下?；旧希诟鱾€CMOSFETMN1、MN2、MP1、和MP2的操作中，‘on(開)’和‘off(關)’的狀態(tài)不是瞬時反轉的，而是經歷了一個過渡時期反轉的。因此，在該表中，‘off’表示起開關作用的各個CMOSFETMN1、MN2、MP1、和MP2處在‘關’狀態(tài)，‘w.o’表示處在‘弱開’狀態(tài)，‘s.o’表示處在‘強開’狀態(tài)，和‘f.o’表示處在‘全開’狀態(tài)。下面首先描述第一反相器131a和131b中，輸入第一輸入電壓Vin1的CMOSFETMN1和MP1的操作。在MN1到達區(qū)段II之前，MN1處在‘off’狀態(tài)，和MP1處在‘on’狀態(tài)，然后，由于第一輸入電壓Vin1上升到它們到達區(qū)段II的程度，因此，MN1處在‘w.o’狀態(tài)，和MP1處在‘s.o’狀態(tài)。在區(qū)段III期間，第一輸入電壓Vin1進一步上升，使得MN1處在‘s.o’狀態(tài)，和MP1處在‘w.o’狀態(tài)，和在區(qū)段IV期間，MN1處在‘f.o’狀態(tài)，和MP1處在‘off’狀態(tài)。這樣的過程是因為CMOS的作用類似于其阻值隨柵壓而改變的電阻。同理，從區(qū)段V到區(qū)段VIII，在第一反相器131a和131b中，輸入第二輸入電壓Vin2的CMOSFETMN2和MP2的操作受到第二輸入電壓Vin2的控制。也就是說，從區(qū)段V到區(qū)段VIII，MN2從‘off’狀態(tài)逐漸變成‘f.o’狀態(tài)，和MP2從f.o’狀態(tài)逐漸變成‘off’狀態(tài)。隨著各個CMOSFETMN1、MN2、MP1、和MP2的狀態(tài)按如上所述改變，輸出的中間輸出電壓Vmid的值如圖9所示，從區(qū)段III下降到區(qū)段VI。同時，在中間輸出電壓Vmid的初始值下降到大約該初始值的一半的定時的邊界上(區(qū)段IV和區(qū)段V之間的邊界定時＝t3)，中間輸出電壓Vmid反轉，因此，第二反相器132a和132b的輸出電壓Vout3和Vout4在邊界定時t3上從‘低’反轉成‘高’。實際上，第三和第四輸出電壓Vout3和Vout4作為中間輸出電壓Vmid的反轉信號，在稍微有一點的上升時間上上升，但是，為了能清楚地表示第三和第四輸出電壓Vout3和Vout4的反轉定時，在圖9中顯示電壓波形并沒有考慮上升時間。并且，實際上，輸出中間輸出電壓Vmid和第三和第四輸出電壓Vout3和Vout4延遲了反相器所致的延遲時間。圖8顯示波形并沒有考慮這樣的延遲。將各個第一和第二輸入電壓Vin1和Vin2的反轉定時t1和t2與第三和第四輸出電壓Vout3和Vout4的反轉定時t3相比較，可以發(fā)現，第三和第四輸出電壓Vout3和Vout4在比第一輸入電壓Vin1多延遲了輸入電壓Vin1和Vin2的時間差Δt的一半(1/2Δt)的時間上反轉。因此，第三和第四輸出電壓Vout3和Vout4具有第一和第二輸入電壓Vin1和Vin2相位的中間相位。再次參照圖6，輸出選擇單元140包括第一多路復用器141，用于有選擇地輸出第一和第三輸出電壓Vout1和Vout3；和第二多路復用器142，用于有選擇地輸出第二和第四輸出電壓Vout2和Vout4。因此，當選擇第一多路復用器141時，輸出其相位與第一輸入電壓Vin1相對應的第一輸出電壓Vout1或具有中間相位的第三輸出電壓Vout3，而當選擇第一多路復用器142時，輸出其相位與第二輸入電壓Vin2相對應的第二輸出電壓Vout2或具有中間相位的第四輸出電壓Vout4。多路復用器141和142的每一個都根據一個選擇信號sel1進行選擇操作。同時，如果選擇信號sel1是‘低’的，則第一多路復用器141輸出第一輸出電壓Vout1，和第二多路復用器142輸出第四輸出電壓Vout4。如果選擇信號sel1是‘高’的，則第一多路復用器141輸出第三輸出電壓Vout3，和第二多路復用器142輸出第二輸出電壓Vout2。因此，在選擇信號sel1是‘低’的的情況下，輸出其相位與第一輸入電壓Vin1相對應的第一輸出電壓Vout1，和其相位延遲與第一和第二輸入電壓Vin1和Vin2的相位差的一半相對應的第四輸出電壓Vout4，并且，如果選擇信號sel1是‘高’的，則輸出其相位延遲與輸入電壓Vin1和Vin2的相位差的一半相對應的第三輸出電壓Vout3，和與第二輸入電壓Vin2相對應的第二輸出電壓Vout2。據此，混相器120可以輸出一對其相位差與輸入電壓Vin1和Vin2的相位差的一半相對應的電壓。同時，輸出電壓的相位延遲量可以通過控制輸入到多路復用器141和142的選擇信號sel1來調整。盡管圖6所示的實施例顯示了一個選擇信號輸入到多路復用器141和142的情況，但是，也可以讓不同的選擇信號輸入到多路復用器141和142。在這樣的情況下，第一多路復用器141可以選擇第一和第三輸出電壓Vout1和Vout3之一，和第二多路復用器142可以選擇第二和第四輸出電壓Vout2和Vout4之一。因此，可以選擇和輸出相位差與輸入電壓Vin1和Vin2的相位差相同的兩個輸出電壓Vout1和Vout2。與此同時，電容器C1和C2可以安裝在混相器120的輸入級上。安裝這些如后詳述的電容器C1和C2可以糾正存在由于輸入電壓Vin1和Vin2的時間差過大引起的不穩(wěn)定操作部分的情況。并且，如后所述，這些電容器可以是由多于一個的浮置反相器構成的啞電容器。根據本發(fā)明實施例的、具有上面結構的混相器120的優(yōu)點在于，由于第一反相器131a和131b的數量與第二反相器132a和132b的數量相同，因此，與安裝一個第二反相器的傳統(tǒng)方法相比，可以容易地構造這些反相器。也就是說，傳統(tǒng)混相器存在著由于第一和第二反相器的負載不同，因此，要通過實驗來調整第一反相器的電容比，以便輸出精確的中間相位的問題，但是，在本發(fā)明中，電路的構造變得更為方便，這是因為第一反相器131a和131b的負載與第二反相器132a和132b的負載是相同的，從而使所有反相器都具有相同的電容。并且，根據本發(fā)明的混相器120在其中含有多路復用器141和142，從而能夠形成如下所述的級聯結構的多相發(fā)生器。圖10顯示了根據本發(fā)明實施例的、利用上述混相器的多相發(fā)生器。根據本發(fā)明的多相發(fā)生器含有第一混相器120a和與第一混相器120a串聯的第二混相器120b，它們具有與混相器120相同的結構，并且，其它混相器120c和120d依次與第二混相器120b串聯。如上所述的兩個輸入電壓Vin1和Vin2輸入到第一級的混相器120a，和前級混相器的輸出輸入到第二級的混相器120b，以及第二級之后各級的混相器120c和120d。利用具有上述結構的多相發(fā)生器，第一級的混相器120a控制驅動其中的多路復用器的選擇信號sel1，從而能夠輸出相位差是輸入電壓Vin1和Vin2的相位差的一半的兩個電壓。這兩個輸出電壓輸入到第二級的混相器120b，和第二級的混相器120b輸出相位差是它的輸入電壓的相位差的一半的兩個電壓，從而輸出相位差是輸入電壓Vin1和Vin2的相位差的四分之一的兩個電壓。例如，如果圖8中的Va和Ve輸入到第一混相器120a，那么，第一混相器120a可以輸出波形與具有它們的中間相位的Vc相同的電壓，并且，Va(或Ve)和Vc再次輸入到第二混相器，從而輸出波形與Vb(或Vd)相同的電壓。隨著在隨后各級的混相器120c和120d中不斷重復上述操作，最后一級的混相器120d可以選擇和輸出具有小相位差的各種電壓之一。因此，在由N個混相器120a至120d構成的多相發(fā)生器的情況中，最后一級的混相器120d可以輸出相位差等于1/2NΔt的電壓。同時，混相器120d的輸出具有1/2NΔt的相位差，但是，相位延遲的程度可以通過適當地選擇各個混相器120a至120d的選擇信號sel1至seln來調整。也就是說，例如，如果多相發(fā)生器由四個混相器構成，那么，從最后一級的混相器可以輸出相位差等于1/16Δt的兩個輸出電壓。同時，如果選擇信號sel1至seln被設置成‘0000’，那么，由于兩個輸出電壓變成沒有相位延遲量的電壓(實際上，由于有四個混相器，還有兩個其相位延遲了相位延遲量的輸出電壓)，因此，多相發(fā)生器輸出一個其相位對應于第一輸入電壓Vin1的輸出電壓，和另一個其相位與上面那個輸出電壓相比延遲了1/16Δt的輸出電壓。類似地，如果選擇信號sel1至seln被設置成‘1111’，那么，多相發(fā)生器輸出一個其相位對應于第二輸入電壓Vin2的輸出電壓，和另一個其相位與上面那個輸出電壓相比超前了1/16Δt的輸出電壓。因此，通過控制選擇信號sel1至seln，可以輸出具有不同相位延遲量的輸出電壓。圖10顯示了輸出電壓從最后一級的混相器120d輸出的情況，但是，輸出電壓也可以從中部的混相器120a、120b或120c中取出，這樣就能夠獲得具有不同相位差的、即，相位差大于1/2NΔt的兩個輸出電壓。同時，兩個輸出電壓的相位延遲量也可以通過調整如上所述的各個選擇信號來控制。并且，如上所述，即使在向各個混相器輸入兩個選擇信號和只從最后一級的混相器120d，而不是從混相器120a、120b、或120c中獲得輸出信號的情況下，也可以通過調整各個混相器120a、120b、120c、和120d的選擇信號，與相位延遲量一起控制輸出電壓的相位差。與隨著級數不斷增加，混相器的數量按指數增加的傳統(tǒng)多相發(fā)生器相比，使用根據本發(fā)明的如上所述的多相發(fā)生器降低了所需混相器的數量。因此，根據本發(fā)明的多相發(fā)生器的優(yōu)點在于，電路的尺寸縮小了，以及能耗也降低了。圖11是顯示輸入和輸出電壓之間的相互關系的圖形，用于說明為了使圖6所述的混相器120能正常工作，輸入電壓相位差的允許范圍。如上所述的混相器120和利用這種混相器120的多相發(fā)生器只有在輸入電壓Vin1和Vin2處在一定的允許范圍內的情況下才能正常工作。例如，如圖11所示，在圖8所示的波形Va和Vf被選為第一和第二輸入電壓Vin1和Vin2的情況下，由于在Va上升已結束的時間與Vf上升開始的時間之間存在一定的時間差ΔtG，因此，混相器120輸出具有在存在時間差/ΔtG的區(qū)間內‘高’與‘低’之間的中間幅度的中間輸出電壓Vmida-f。因此，由于這種幅度不確定的電壓輸入到中間相位輸出單元130中的第二反相器132a和132b，中間相位輸出單元130的輸出不能明確地表示‘低’和‘高’中的一個。這樣，混相器120會不正常工作。為了解決上述問題，應該通過使輸入電壓Vin1和Vin2具有比圖8中Va和Ve的上升時間更短的時間差，防止如上所述的不穩(wěn)定工作區(qū)間ΔtG。圖12至圖14是顯示配備了消除不穩(wěn)定工作區(qū)間ΔtG的單元的多相發(fā)生器的其它實施例的示意圖。為了解決上述問題，這些實施例提出了延遲輸入到第一混相器的第一和第二輸入電壓Vin1和Vin2的上升時間tr的方法。在圖12中，提出了為了延遲上升時間tr，在供應第一和第二輸入電壓Vin1和Vin2的部分與第一混相器120a之間插入第一和第二延遲反相器221和222的方法。同時，延遲反相器221和222由CMOS構成，其尺寸小于第一混相器120a中反相器121a、121b、122a、122b、131a、131b、132a、和132b的尺寸。因此，第一混相器120a的負載與各個延遲反相器221和222的負載相比，變得相對較大，使得上升時間tr被拉長了。在圖13中，提出了為了延遲上升時間tr，在第一混相器120a的輸入級上安裝電容器Cin1和Cin2的方法。第一和第二輸入電壓Vin1和Vin2對電容器Cin1和Cin2充電，從而使第一和第二輸入電壓的上升時間延遲了。在圖14中，提出了為了增加上升時間tr，在第一混相器120a的輸入級上安裝啞電容器231a、231b、232a、和232b的方法。這里，啞電容器231a、231b、232a、和232b安裝在第一混相器120a的輸入級上，它們可以由在它們的輸出端上開放的浮置反相器構成。在將浮置反相器安裝在第一混相器120a的輸入級上的情況中，浮置反相器起到啞電容器的作用，這個啞電容器實現對于第一和第二輸入電壓Vin1和Vin2，與電容器相同的性能。這里，如圖14所示的、每一個都可以有一個浮置反相器的第一混相器120a的輸入級可以有多個浮置反相器。在需要調整上升時間tr的情況下，可以控制電容器或浮置反相器的電容，但是，調整如上所述的浮置反相器的數量也能導致與控制電容器的電容所產生的結果相同的效果，從而使上升時間tr能夠得到調整。圖15是顯示輸入和輸出電壓之間的相互關系的圖形，用于說明根據圖12至圖14所示實施例的多相發(fā)生器的工作。如圖11所示，在由于輸入電壓的輸入時間差過大而存在一定程度上的不穩(wěn)定工作區(qū)間ΔtG的情況下，通過降低輸入波形的斜率來增加如圖15所示的上升時間tr，可以消除不穩(wěn)定工作區(qū)間ΔtG。如果延遲上升時間tr，那么，可以讓第二輸入電壓Vin2的上升在第一輸入電壓Vin1上升到它的最終值之前就開始，這也可以消除不穩(wěn)定工作區(qū)間ΔtG。在圖15所示的電壓波形中，虛線的波形表示原始的Va和Vf波形，而實線的波形Va(mod)和Vf(mod)則是增加了如上所述的延遲時間tr之后的波形。因此，在輸入增加了延遲時間tr的波形的情況下，中間輸出電壓Vmida-f(mod)使不穩(wěn)定工作區(qū)間ΔtG得以消除，從而形成正常波形，如圖15所示。第二反相器132a和132b的輸出Vouta-f(mod)變成相位與中間輸出電壓Vmida-f(mod)相反的輸出。并且，如果輸出電壓Vouta-f(mod)在變成最終輸出電壓值一半的時候，從‘低’狀態(tài)變換成‘高’狀態(tài)，那么，最終輸出電壓與Vouta-f(mod)相同。因此，具有輸入電壓Va和Vf的時間差的中間時間差1/2Δt的電壓被輸出。延遲反相器221和222、電容器Cin1和Cin2、或啞電容器231a、231b、232a、或232b只安裝在第一級的混相器120a上。如果在第一級正常工作，那么，由于在處在第二級之后的混相器120b、120c、和120d上相位差逐漸減少，因此，不存在不穩(wěn)定工作區(qū)間ΔtG。本發(fā)明提供了一種混相器，由于反相器的電容器是相同的，因此，可以容易地構造這種混相器的電路，這種混相器有利于為內置的多路復用器產生中間相位，并能夠構造出結構簡單的多相發(fā)生器。并且，根據本發(fā)明，通過使用數量較少的混相器，可以提供結構簡單、能耗小的多相發(fā)生器，尤其是，可以提供消除了在輸入電壓的時間差較大的情況下可能出現的不穩(wěn)定工作區(qū)間的多相發(fā)生器。根據本發(fā)明的多相發(fā)生器使RC濾波引起的非線性效應最小。雖然已經對本發(fā)明的優(yōu)選實施例作了描述，但是，本領域的普通技術人員應該明白，本發(fā)明并不限于所述的優(yōu)選實施例，而是可以在所附書所限定的本發(fā)明的精神和范圍內進行各種各樣的改進和調整。權利要求1.一種混相器，包括第一和第二相位延遲單元，用于分別輸入相互之間存在一定相位差的第一和第二輸入電壓，和分別輸出其相位與第一和第二輸入電壓的相位相對應的第一和第二輸出電壓；中間相位輸出單元，具有一對用于分別輸入第一和第二輸入電壓的第一反相器，這對第一反相器的輸出端口彼此連接，并且具有一對輸入第一反相器的輸出電壓并分別輸出第三和第四輸出電壓的第二反相器；和輸出選擇單元，含有有選擇地輸出第一和第三輸出電壓的第一多路復用器，和有選擇地輸出第二和第四輸出電壓的第二多路復用器，其中，所述第一和第二反相器中的每一個都包括PMOS晶體管和NMOS晶體管，這些PMOS晶體管和NMOS晶體管根據輸入到它們的柵極的電壓的幅度，進行彼此相反的開關操作，并且，第一和第二輸入電壓輸入到所述PMOS晶體管和NMOS晶體管的柵極，從而，第三和第四輸出電壓具有在第一和第二輸出電壓的相位之間的中間相位。2.根據權利要求1所述的混相器，其中，所述第一和第二相位延遲單元中的每一個都包括一對相互串聯的第三反相器。3.根據權利要求1所述的混相器，還包括延遲單元，用于延遲第一和第二輸入電壓的上升時間。4.根據權利要求3所述的混相器，其中，所述延遲單元是尺寸比各個第一和第二反相器小的、安裝在輸入第一和第二輸入電壓的部分上的延遲反相器。5.根據權利要求3所述的混相器，其中，所述延遲單元是安裝在輸入第一和第二輸入電壓的部分上的、第一和第二輸入電壓對其充電的電容器。6.根據權利要求3所述的混相器，其中，所述延遲單元是這樣一個浮置反相器它安裝在輸入第一和第二輸入電壓的部分上，其輸出端開路，并且對于第一和第二輸入電壓，完成啞電容器的功能。7.根據權利要求6所述的混相器，其中，對于第一和第二輸入電壓的每一個，安裝多個浮置反相器。8.一種多相發(fā)生器，包括第一混相器，用于輸入具有一定相位差的第一和第二輸入電壓，和輸出其相位與第一和第二輸入電壓的相位相對應的至少兩個電壓和其相位與輸入電壓的中間相位相對應的電壓；和至少一個第二混相器，依次與第一混相器串聯，并用于完成與第一混相器相同的功能。9.根據權利要求8所述的多相發(fā)生器，其中，每個混相器都包括第一和第二相位延遲單元，用于分別輸入第一和第二輸入電壓，并且分別輸出其相位與第一和第二輸入電壓的相位相對應的第一和第二輸出電壓；中間相位輸出單元，具有一對用于分別輸入第一和第二輸入電壓的第一反相器，這對第一反相器的輸出端口彼此連接，并且具有一對輸入第一反相器的輸出電壓并分別輸出第三和第四輸出電壓的第二反相器；和輸出選擇單元，含有有選擇地輸出第一和第三輸出電壓的第一多路復用器，和有選擇地輸出第二和第四輸出電壓的第二多路復用器，其中，所述第一和第二反相器中的每一個都包括PMOS晶體管和NMOS晶體管，這些PMOS晶體管和NMOS晶體管根據輸入到它們的柵極的電壓的幅度，進行彼此相反的開關操作，并且，第一和第二輸入電壓輸入到所述PMOS晶體管和NMOS晶體管的柵極，從而，第三和第四輸出電壓具有在第一和第二輸出電壓的相位之間的中間相位。10.根據權利要求9所述的多相發(fā)生器，其中，還包括延遲單元，用于延遲輸入到第一混相器的第一和第二輸入電壓的上升時間。11.根據權利要求10所述的多相發(fā)生器，其中，所述延遲單元是尺寸比第一混相器中的第一和第二反相器小的、安裝在第一和第二輸入電壓與第一混相器之間的延遲反相器。12.根據權利要求10所述的多相發(fā)生器，其中，所述延遲單元是安裝在第一混相器的輸入級上的、第一和第二輸入電壓對其充電的電容器。13.根據權利要求10所述的多相發(fā)生器，其中，所述延遲單元是這樣一個浮置反相器它安裝在第一混相器的輸入級，其輸出端開路，并且對于第一和第二輸入電壓，完成啞電容器的功能的。14.根據權利要求13所述的多相發(fā)生器，其中，在第一混相器的每個輸入級上安裝多個浮置反相器。全文摘要本發(fā)明公開了一種對于存在相位差的第一和第二輸入電壓,生成存在相位差的輸出電壓的混相器,以及利用這種混相器的多相發(fā)生器。該混相器包括:第一和第二相位延遲單元,分別輸出其相位與第一和第二輸入電壓的相位相對應的第一和第二輸出電壓;中間相位輸出單元,輸出具有第一和第二輸入電壓的中間相位的第三和第四輸出電壓;和輸出選擇單元,選擇和輸出各種輸出電壓中的兩個。所述多相發(fā)生器由串聯的混相器構成,使得多相發(fā)生器中最后一級的混相器輸出具有第一和第二輸入電壓的中間相位的各種輸出電壓之一。因此,提供了能耗小的多相發(fā)生器。文檔編號H03H11/20GK1371171SQ01140610公開日2002年9月25日申請日期2001年9月18日優(yōu)先權日2001年2月17日發(fā)明者沈大尹申請人:三星電子株式會社