專利名稱：時鐘信號發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及按照權(quán)利要求1前敘部分的時鐘信號發(fā)生器、特別涉及一個按照權(quán)利要求1的前敘部分的DDS時鐘信號發(fā)生器。
DDS電路(直接數(shù)字合成器)用作調(diào)制器和用于信號合成的合成器。DDS電路原理上表明具有一個可變分配器系數(shù)的時鐘分配器，也就是說DDS電路在一個任意可調(diào)整的信號頻率上向下劃分供給其的時鐘頻率。為了這個目的DDS電路包含一個累加器，其向上加或向上計數(shù)在其上面存放的、擁有一個確定值的頻率字并且在達到確定的極限值的情況下，也就是說在溢出的情況下，再度以相應(yīng)的剩余值從頭開始并輸出一個時鐘邊緣或時鐘脈沖。這個時鐘邊緣在所謂的脈沖輸出DDS電路中用于另外的信號處理。脈沖輸出DDS電路表明一個特別簡單的DDS電路類型，因為直接經(jīng)過累加器的進位位(進位)或MSB(最高有效位)產(chǎn)生以前描述的時鐘邊緣并因此為此正弦ROM存儲器還需要一個模/數(shù)轉(zhuǎn)換器。
可是在每個溢出時產(chǎn)生錯誤，其依賴于時間分辨率、也就是說依賴于各應(yīng)用的時鐘頻率。在DDS電路的累加器的進位位或MSB上傳輸由于時鐘信號的有限時間分辨率引起的錯誤。如果在穩(wěn)定輸出頻率的情況下提高時鐘并因此應(yīng)用較小的頻率字，因為以較小的頻率字可以準(zhǔn)確達到溢出極限值，常常累加該頻率字，則可以降低這個錯誤或者在輸出脈沖中由此產(chǎn)生的抖動。因此DDS電路的時鐘頻率應(yīng)當(dāng)是盡可能高的?？墒怯捎谀壳凹夹g(shù)的可能性限制了時鐘頻率。眼下CMOS-DDS電路的最大時鐘頻率處于大約300MHz，其中從大約100MHz起電流消耗已經(jīng)明顯上升。對于移動電話因此此刻僅僅提供＜100MHz的時鐘頻率的CMOS-DDS部件，該部件雖然因此擁有低的耗電，另一方面由于上述原因在輸出脈沖中有相對強的抖動。此外為特殊的應(yīng)用預(yù)先規(guī)定大部分具有集成正弦ROM和模/數(shù)轉(zhuǎn)換器的部件。
可以有選擇地通過附加的信號后處理措施抑制或者消除在DDS電路的MSB中包含的并且與分別應(yīng)用的時鐘頻率一致的抖動，可是這是極其復(fù)雜的并引起成本的相應(yīng)顯著上升。
因此本發(fā)明基于這個任務(wù)，如此布置一個根據(jù)事先描述的DDS技術(shù)建立的時鐘信號發(fā)生器，即可以高效抑制或至少降低在由時鐘信號發(fā)生器輸出的輸出脈沖中包含的抖動。
通過具有權(quán)利要求1的特征的時鐘信號發(fā)生器解決這個任務(wù)。從屬權(quán)利要求定義本發(fā)明的有益的和優(yōu)選的實施形式。
根據(jù)本發(fā)明為了產(chǎn)生輸出時鐘脈沖或者輸出時鐘邊緣而應(yīng)用一個“快速”和一個“緩慢”DDS電路部分?！熬徛盌DS電路部分象通常以相對低的時鐘頻率一樣工作，而“快速”DDS電路部分以一個這樣的時鐘頻率工作，其高于“緩慢”的DDS電路部分的時鐘頻率。借助于“緩慢”DDS電路部分象通常一樣向上技術(shù)確定的頻率字并在發(fā)生溢出時產(chǎn)生一個輸出脈沖。為了降低在因此產(chǎn)生的輸出脈沖中包含的抖動，首先確定“緩慢”DDS電路部分的理想溢出時刻，也就是說這樣時刻，如果在這個時刻產(chǎn)生輸出脈沖，則在這個時刻不發(fā)生抖動，并依賴于此在理想的溢出時刻以較高的第二頻率輸出一個時鐘脈沖。
通過應(yīng)用較高的時鐘頻率降低抖動，對此另一方面僅僅提高一點電流消耗，因為以較高時鐘頻率驅(qū)動的DDS電路部分僅僅在“緩慢”的DDS電路部分MSB溢出期間，也就是說短暫地工作。
由二個DDS電路部分應(yīng)用的頻率必須彼此鎖相地同步，因此較高頻率是較低頻率的整數(shù)倍。
例如可以通過具有連接在后面的比較器的累加器形成“快速”DDS電路部分，如此借助于“快速DDS電路部分”向上加小于“緩慢”DDS電路部分的頻率字的第二頻率字直到達到一個與“緩慢”DDS電路部分的理想溢出時刻一致的計數(shù)器狀態(tài)，以便接下來輸出一個輸出脈沖，其邊緣(MSB)時間上比由“緩慢”DDS電路部分產(chǎn)生的邊緣明顯精確。
此外以西格馬-德耳塔轉(zhuǎn)換器的形式可以實現(xiàn)以較高頻率頻率驅(qū)動的“快速”DDS電路部分。
本發(fā)明例如在移動電話中特別適合于信號合成，因為在此較低的電流消耗對于盡可能長的運行時間是特別有意義的。
下面根據(jù)優(yōu)選實施例參考附圖詳細闡述本發(fā)明。


圖1指出了在本發(fā)明中應(yīng)用的DDS電路的普通結(jié)構(gòu)，圖2A和2B指出了用于闡述基于本發(fā)明的原理的圖解，圖3指出了電路布置的簡化方框圖，該電路布置用于確定參數(shù)值，該值體現(xiàn)在圖1和圖3中指出的“緩慢”DDS電路部分的理想溢出時刻，圖4指出了一個“快速”DDS電路部分的簡化方框圖，該電路部分根據(jù)本發(fā)明的第一實施例用于降低抖動，和圖5指出了一個“快速”DDS電路部分的簡化方框圖，該電路部分根據(jù)本發(fā)明的第二實施例用于降低抖動。
在圖1中描述了一個所謂的脈沖輸出DDS電路1，以一個確定時鐘頻率Fc_coarse驅(qū)動該DDS電路并且接收一個具有位寬m的確定頻率字N_coarse。DDS電路1包含一個m位、具有寄存器的累加器，連續(xù)向上計數(shù)、也就是說向上加頻率字N_coarse。在DDS電路1的輸出端上輸出一個m位的數(shù)據(jù)信號，其被歸還累加器的此刻計數(shù)器狀態(tài)。
根據(jù)累加器的工作原理，數(shù)據(jù)信號具有在圖2A中指出的階梯形曲線。當(dāng)達到一個確定的并通過位寬m定義的極限值(2m)時，也就是說在溢出(溢出)的情況下輸出一個相應(yīng)的溢出信號OF。累加器的計數(shù)器狀態(tài)被復(fù)位到這樣一個剩余值R1，該值直接在發(fā)生溢出后在第一時鐘周期后的計數(shù)器狀態(tài)大于溢出極限值。剩余值R1、其同樣是下面的累加器循環(huán)的起始值、因此一般與對k*N_coarse求模2m的模數(shù)運算一致，其中k表明直到達到溢出極限值時所要求的時鐘周期T-_coarse＝1/Fc_coarse的數(shù)目。隨著累加器的計數(shù)器狀態(tài)以及數(shù)據(jù)信號被復(fù)位到值R1同樣設(shè)置一個在圖1以MSB_coarse表示的MSB并且作為輸出時鐘脈沖輸出。
從圖2A中可以看出，存在累加器溢出的理想時刻t_i和累加器溢出的實際時刻t_r。理想溢出時刻t_i與這樣一個時刻一致，在這個時刻在圖2A中描繪的、階梯形數(shù)據(jù)信號的斜線與溢出極限值相交。可是始終僅僅在經(jīng)過一個完整時鐘周期T_coarse＝1/Fc_coarse之后DDS電路1記錄溢出情況，可是由于能量消耗的原因力求應(yīng)用相對低的時鐘頻率Fc_coarse，如此在時刻t_i和t_r之間的差也許可能是相對大的，這當(dāng)然導(dǎo)致在MSB輸出脈沖中相應(yīng)大的錯誤。
在圖2B放大地描述了在溢出范圍內(nèi)在圖2A中指出的階梯形數(shù)據(jù)信號的斜三角。對此從圖2b中可以特別看出，基于相對低的時鐘頻率Fc_coarse的相對粗的頻率字N_coarse由剩余值R1與另外值R2的和組成。通過斜線在時間間隔t1之后達到值R1并在時間間隔t1+t2之后達到值R2。時間間隔t2相當(dāng)于在實際溢出時刻t_r和理想溢出時刻之間的差值。此外根據(jù)圖2B得出關(guān)系式t2＝R1*T_coarse/N_coarse。
在圖2B中也描述了較高時鐘信號Fc_fine的時鐘周期T_fine。對此可以特別識別，不同于相對粗的時鐘周期T_coarse以這個細的時鐘周期T_fine可以精確地找到理想溢出時刻，也就是說時鐘周期T_fine準(zhǔn)確判斷，斜線什么時候達到溢出極限值。
在本發(fā)明的范圍內(nèi)這個認(rèn)識用于產(chǎn)生盡可能無錯誤或無抖動的MSB輸出脈沖，首先確定理想的溢出時刻t_i或者體現(xiàn)這個理想時刻的參數(shù)值，并接著依賴于此借助于細的時鐘周期T_fine產(chǎn)生具有時間上已校正的時鐘邊緣的MSB輸出脈沖。
例如可以由此簡單地得到在圖2B中指出的剩余值R1，即在出現(xiàn)溢出信號時分析DDS電路1的累加器的此刻計數(shù)器狀態(tài)或者其數(shù)據(jù)信號，因為在這個時刻，正如在圖2A中指出的，計數(shù)器狀態(tài)必須與這個剩余值R1一致。通過關(guān)系式R2＝N_coarse-R1當(dāng)然可以確定值R2。正如在圖2B中指出的，該值是理想溢出時刻的尺度。
為此在圖3中描述了一個相應(yīng)的電路布置，其包含一個取反器2和一個加法器3。此外預(yù)先規(guī)定可控制的開關(guān)4、5，這些開關(guān)在OF＝0或R2＝0時置于0，以便復(fù)位電路。在圖3中此外還描述由DDS電路1產(chǎn)生的輸出信號的曲線。
在已知值R2的情況下現(xiàn)在借助于細的時鐘周期T_fine確定MSB輸出脈沖的精確邊緣。對此注意，首先當(dāng)在BDS電路1中發(fā)生溢出之后才已知值R1和R2，如此首先以滯后粗時鐘周期T_coarse能夠確定已校正的時鐘邊緣。
在圖4中描述產(chǎn)生MSB輸出脈沖的精確時鐘邊緣的一種可能性。對此例如假設(shè)，F(xiàn)c_coarse∶Fc_fine的比為1∶10。在實際中該比例也可以選擇為1∶16、1∶32…1∶2n，因為通過移位操作從Fc_fine中可以簡單地數(shù)字產(chǎn)生Fc_coarse。
可是一般提供不同的時鐘速率不是問題。在GSM(全球移動通信系統(tǒng))/CDMA(碼分多址)系統(tǒng)中例如本來存在或簡單實現(xiàn)不同的時基。集成的電壓控制的振蕩器(壓控振蕩器，VCOs)由于技術(shù)的原因在基頻的諧波中振蕩，如此通過相應(yīng)的分頻器可以簡單實現(xiàn)所希望的頻率。這個VCO頻率在GSM系統(tǒng)中例如處在3-4GHz。也可以以PLL鏈實現(xiàn)這個結(jié)果。
根據(jù)圖4按照較高時鐘頻率Fc_fine使用一個較小的頻率字N_fine＝N_coarse/10，該頻率字被供給具有位寬B的累加器6并向上加該頻率字。對此該累加器6的工作原理與在圖1和圖3中指出的DDS電路1的累加器的工作原理準(zhǔn)確一致。累加器6因此以頻率Fc_fine向上加細頻率字N_fine，其中由比較器7把累加器6的計數(shù)器狀態(tài)與例如由在圖3中指出的電路供給的值R2進行比較。如果累加器6的計數(shù)器狀態(tài)大于R2，則比較器7的輸出端置于“HIGH”，由此確定精確的并已校正的MSB時鐘邊緣MSB。由于信號R2是脈沖狀的，預(yù)先規(guī)定類似于圖3的可控制的開關(guān)8和9，如果溢出信號OF或者信號R2擁有值0，則這些開關(guān)把累加器6或者比較器7置零。
在圖4中指出的累加器6在溢出后擁有一個剩余值，可是在這個在圖4中指出的電路功能中不必考慮這個值。如果不拒絕這個剩余值，則可以使用具有更快時基的另外累加器，類似于事先描述的措施方式分析累加器6的剩余值，并導(dǎo)致MSB輸出脈沖的更精確的時鐘邊緣。
根據(jù)圖4附加預(yù)先規(guī)定一個微分器10，其對由比較器7提供的信號MSB_fine求微分并因此產(chǎn)生僅僅與時鐘邊緣一致的脈沖。以一個在后面連接的脈沖限制器11一方面可以限制迪拉克脈沖的幅度并且另一方面例如僅僅輸出與上升時鐘邊緣一致的脈沖，其擁有正號。脈沖限制器11輸出的信號MSB_fine_puls因此相當(dāng)于一串時間上準(zhǔn)確產(chǎn)生的MSB時鐘邊緣脈沖。
在圖5中描述了“快速”DDS電路部分19的另外的實施例，以高時鐘頻率Fc_fine驅(qū)動這個DDS電路部分。在本實例中通過一個西格馬-德耳塔調(diào)制器形成該“快速”DDS電路部分，脈沖狀的R2信號被供給該調(diào)制器。高的時鐘頻率Fc_fine對此例如還相當(dāng)于時鐘頻率Fc_coarse值的十倍。
R2_信號被供給一個加法器12，其輸出端與一個另外的加法器13連接。加法器13的輸出端反饋到其輸入端并且此外與一個比較器14連接。比較值b被供給該比較器，在通常情況下該比較值為零，如此比較器14是從值R2中體現(xiàn)的、加法器13的中間值a與值零比較。如果a≥b，則比較器14輸出粗頻率字N_coarse。在另外的情況下比較器14輸出值0。如果在反饋路徑中布置一個放大器，其放大系數(shù)與頻率字N_coarse一致，則比較器14也可以在a≥b時輸出值1。比較器14的輸出端經(jīng)過一個具有集成的數(shù)/模轉(zhuǎn)換器的取反器17反饋到加法器12。
由比較器14提供的二進制位流以數(shù)字的形式體現(xiàn)處于西格馬-德耳塔調(diào)制器的輸入端上、關(guān)于頻率字N-coarse的信號值R2，并且接下來可以簡單用于在力求的時刻t_i產(chǎn)生MSB時鐘邊緣。如果在N-coarse＝10V的情況下在輸入端上例如存在幅度為6V的脈沖R2，則比較器14六次輸出二進制“1”并四次輸出二進制“0”。與此相反如果存在6.5V的幅度，則比較器首先再度六次輸出二進制“1”并四次輸出二進制“0”，而在下個循環(huán)中輸出七次“1”并三次輸出“0”。西格馬-德耳塔調(diào)制器因此在下面的循環(huán)中考慮前面循環(huán)的剩余值。根據(jù)圖5此外預(yù)先規(guī)定可控制的開關(guān)15和16，這些開關(guān)依賴于溢出信號在OF＝“0”時置于OV并在這種情況下復(fù)位西格馬-德耳塔調(diào)制器，如此例如在OF＝“0”時中斷加法器13并在OF＝“1”時該加法器再度起動并進一步計數(shù)。
西格馬-德耳塔調(diào)制器因此提供數(shù)字?jǐn)?shù)列MSB_digital，該數(shù)列的、通過包含其中的二進制“1”的數(shù)目確定的數(shù)值表明MSB邊緣的準(zhǔn)確位置，也就是說DDS電路1的實際溢出時刻。借助于簡單的求值電路18可以對這個數(shù)字?jǐn)?shù)列求值，其精確地確定邊緣位置并設(shè)置準(zhǔn)確的MSB邊緣。為了這個目的例如預(yù)先規(guī)定一個脈沖計數(shù)器20，其對比較器14的數(shù)字輸出位流MSB_digital計數(shù)，并且在粗時鐘周期T_coarse的持續(xù)時間保持這個值。此外也可以預(yù)先規(guī)定一個脈沖形成電路21，最后以較高的時間分辨率在通過脈沖計數(shù)器20確定的位置上以針脈沖的形式產(chǎn)生準(zhǔn)確的MSB邊緣MSB_fine。隨著西格馬-德耳塔調(diào)制器的增加的等級可以改善電路的噪聲特性并改善輸出脈沖MSB_fine的頻譜純度。
權(quán)利要求
1.時鐘信號發(fā)生器，具有一個DDS電路(1)用于根據(jù)確定的第一頻率(Fc_coarse)向上加頻率字(N_coarse)并用于如果DDS電路(1)發(fā)生溢出則產(chǎn)生一個輸出脈沖(MSB_coarse)其特征在于，預(yù)先規(guī)定一個電路布置(2、3)，以便確定參數(shù)值(R2)，該值與DDS電路(1)的理想溢出時刻(t_i)一致，并預(yù)先規(guī)定一個輸出脈沖生成電路(19)，以便依賴于由該電路布置(2、3)確定的參數(shù)值(R2)在應(yīng)用高于第一頻率(Fc_coarse)的第二頻率(Fc_fine)的情況下為輸出時鐘脈沖(MSB_fine)確定已校正時刻并在這個已校正的時刻輸出這個輸出脈沖。
2.按照權(quán)利要求1的時鐘信號發(fā)生器，其特征在于，第一頻率(Fc_coarse)和第二頻率(Fc_coarse)彼此鎖相地同步。
3.按照權(quán)利要求1或2的時鐘信號發(fā)生器，其特征在于，DDS電路(1)在出現(xiàn)溢出后以一個相應(yīng)的剩余值(R1)開始繼續(xù)進行向上加頻率字(N_coarse)，并且如此布置該電路布置(2、3)，即其根據(jù)這個剩余值(R1)確定與DDS電路(1)的理想溢出時刻一致的參數(shù)值(R2)并把該參數(shù)值供給輸出脈沖生成電路(19)。
4.按照權(quán)利要求3的時鐘信號發(fā)生器，其特征在于，DDS電路(1)把從對k*N_coarse求模2m的計算中得出的值用作溢出后的剩余值(R1)，其中k表示用于確定溢出所要求的并與第一頻率(Fc_coarse)一致的時鐘周期(T_coarse)的數(shù)目，N_coarse表示頻率字的值并且m表示DDS電路(1)的位寬。
5.按照權(quán)利要求3或4的時鐘信號發(fā)生器，其特征在于，如此布置電路布置(2、3)，即其形成在頻率值(N_coarse)和在DDS電路(1)溢出之后存在的剩余值(R1)之間的差，并且這個差值(R2)作為參數(shù)值被供給輸出脈沖生成電路(19)。
6.按照權(quán)利要求3-5之一的時鐘信號發(fā)生器，其特征在于，如此布置輸出脈沖生成電路(19)，其以第二頻率(Fc_fine)向上加另外的頻率字(N_fine)，并在達到一個與由該電路布置(2、3)供給的參數(shù)值(R2)一致的計數(shù)器狀態(tài)的情況下輸出已校正的輸出脈沖(MSB_fine)，其中第二頻率字(N_fine)小于第一頻率字(N_coarse)，并且在第二頻率(Fc_fine)和第一頻率(Fc_coarse)之間的整數(shù)比與在頻率字(N_coarse)和另外的頻率字(N_fine)之間的整數(shù)比一致。
7.按照權(quán)利要求6的時鐘信號發(fā)生器，其特征在于，輸出脈沖生成電路(19)包含一個累加器(6)和一個與累加器(6)連接的比較器(7)，其中在累加器(6)上設(shè)置另外的頻率字(N_fine)，并且累加器(6)向上加另外的頻率字(N_fine)，并且其中比較器(7)把累加器(6)的此刻計數(shù)器狀態(tài)與由該電路布置(2、3)設(shè)置的參數(shù)值(R2)進行比較，并且如果累加器(6)的此刻計數(shù)器狀態(tài)達到參數(shù)值(R2)，則產(chǎn)生已校正的輸出脈沖(MSB_fine)。
8.按照權(quán)利要求3-5之一的時鐘信號發(fā)生器，其特征在于，輸出脈沖生成電路(19)以西格馬-德耳塔調(diào)制器(12-17)的形式布置。
9.按照權(quán)利要求8的時鐘信號發(fā)生器，其特征在于，輸出脈沖生成電路(19)包含一個求值電路(18)，其對由西格馬-德耳塔調(diào)制器電路(12-17)輸出的位流求值，依賴于此為輸出脈沖(MSB_fine)確定已校正時刻并在這個時刻產(chǎn)生已校正的輸出脈沖(MSB_fine)。
10.按照權(quán)利要求9的時鐘信號發(fā)生器，其特征在于，求值電路(18)包含一個脈沖計數(shù)器(20)用于對由西格馬-德耳塔調(diào)制器電路(12-17)輸出的位流計數(shù)并包含一個脈沖形成電路(21)用于在由脈沖計數(shù)器(20)確定的已校正時刻產(chǎn)生已校正的輸出脈沖(MSB_fine)。
11.按照權(quán)利要求8-10之一的時鐘信號發(fā)生器，其特征在于，由該電路布置(2、3)設(shè)置的參數(shù)值(R2)和在DDS電路(1)上設(shè)置的頻率字(N_coarse)作為輸入信號被供給西格馬-德耳塔調(diào)制器(12-17)。
12.按照權(quán)利要求11和權(quán)利要求9或10的時鐘信號發(fā)生器，其特征在于，西格馬-德耳塔調(diào)制器(12-17)包含至少一個反饋加法器(12、13)，由該電路布置(2、3)提供的參數(shù)值(R2)作為輸入信號被供給該加法器，并且西格馬-德耳塔調(diào)制器(12-17)包含一個與加法器(12、13)的輸出端連接的比較器(14)，在DDS電路(1)上設(shè)置的頻率字(N_fine)作為參考值供給該比較器，其中比較器(14)輸出位流給求值電路(18)。
13.按照上述權(quán)利要求之一的時鐘信號發(fā)生器用于在移動電話中的信號合成。
全文摘要
時鐘信號發(fā)生器包含一個DDS電路(1),其以一個確定的頻率(Fc_coarse)向上加頻率字(N_coarse),并在發(fā)生溢出的情況下產(chǎn)生一個輸出脈沖。為了降低抖動確定一個與DDS電路(1)的理想溢出時刻(t_i)一致的參數(shù)值(R2),輸出脈沖生成電路(19)依賴于該參數(shù)值(R2)在應(yīng)用一個另外的、較高頻率(Fc_fine)的情況下為輸出脈沖(MSB_fine)確定一個已校正的時刻并在這個已校正的時刻輸出這個輸出脈沖。
文檔編號H03M3/04GK1364340SQ00810662
公開日2002年8月14日 申請日期2000年4月5日 優(yōu)先權(quán)日1999年7月21日
發(fā)明者D·多布拉米斯?fàn)? F·利利, L·霍夫曼 申請人:西門子公司